零基础学FPGA（九）手把手解析时序逻辑乘法器代码 初学者, start, 网上

我是MT

作者：小墨同学

      上次看了一下关于乘法器的Verilog代码，有几个地方一直很迷惑，相信很多初学者看这段代码一定跟我当初一样，看得一头雾水，在网上也有一些网友提问，说这段代码不好理解，今天小墨同学就和大家一起来看一下这段代码，我会亲自在草稿纸上演算，尽量把过程写的详细些，让更多的人了解乘法器的设计思路。

下面是一段16位乘法器的代码，大家可以先浏览一下，之后我再做详细解释

module mux16(
clk,rst_n,
start,ain,bin,yout,done
);

input clk; //芯片的时钟信号。
input rst_n; //低电平复位、清零信号。定义为0表示芯片复位；定义为1表示复位信号无效。
input start; //芯片使能信号。定义为0表示信号无效；定义为1表示芯片读入输入管脚得乘数和被乘数，并将乘积复位清零。
input[15:0] ain; //输入a（被乘数），其数据位宽为16bit.
input[15:0] bin; //输入b（乘数），其数据位宽为16bit.
output[31:0] yout; //乘积输出，其数据位宽为32bit.
output done; //芯片输出标志信号。定义为1表示乘法运算完成.

reg[15:0] areg; //乘数a寄存器
reg[15:0] breg; //乘数b寄存器
reg[31:0] yout_r; //乘积寄存器
reg done_r;
reg[4:0] i; //移位次数寄存器

//------------------------------------------------
//数据位控制
always @(posedge clk or negedge rst_n)
if(!rst_n) i <= 5'd0;
else if(start && i < 5'd17) i <= i+1'b1;
else if(!start) i <= 5'd0;

//------------------------------------------------
//乘法运算完成标志信号产生
always @(posedge clk or negedge rst_n)
if(!rst_n) done_r <= 1'b0;
else if(i == 5'd16) done_r <= 1'b1; //乘法运算完成标志
else if(i == 5'd17) done_r <= 1'b0; //标志位撤销

assign done = done_r;

//------------------------------------------------
//专用寄存器进行移位累加运算
always @(posedge clk or negedge rst_n) begin
if(!rst_n) begin
areg <= 16'h0000;
breg <= 16'h0000;
yout_r <= 32'h00000000;
end
else if(start) begin //启动运算
if(i == 5'd0) begin //锁存乘数、被乘数
areg <= ain;
breg <= bin;
end
else if(i > 5'd0 && i < 5'd16) begin
if(areg[i-1]) yout_r = {1'b0,yout[30:15]+breg,yout_r[14:1]}; //累加并移位
else yout_r <= yout_r>>1; //移位不累加
end
else if(i == 5'd16 && areg[15]) yout_r[31:16] <= yout_r[31:16]+breg; //累加不移位
end
end

assign yout = yout_r;

endmodule

下面是小墨同学对这段代码的理解


   要理解这段代码，首先要弄明白几个点。
1、我们通常写的十进制的乘法竖式，同样适用于二进制。下面我们就以这个算式为例：1011 x 0111 =0100_1101。
2、两个16位的数相乘，结果是32位的，没有32位要在高位补零。
3、计算两个16位的数相乘需要移位15次。例如：
                         1 0 1 1
               x        0 1 1 1
----------------------------------------
                         1 0 1 1
                      1 0 1 1
                   1 0 1 1
                0 0 0 0
-------------------------------------------
                1 0 0 1 1 0 1
前三次计算是移位的，最后一次没有移位
4、两个16位的数相加，结果是17位的，不够17位最高位补零。 例如语句yout[30:15]+breg，结果是17位的。

知道了这些，我们就开始看代码了

1、接口部分注释写的很清楚，这里就不提了

2、数据位控制部分

always @(posedge clk or negedge rst_n)
if(!rst_n) i <= 5'd0;
else if(start && i < 5'd17) i <= i+1'b1;
else if(!start) i <= 5'd0;
当start为1时，芯片读入两个数，此时开始计数，计数16次，乘法运算开始

3、乘法运算完成标志信号产生
always @(posedge clk or negedge rst_n)
if(!rst_n) done_r <= 1'b0;
else if(i == 5'd16) done_r <= 1'b1; //乘法运算完成标志
else if(i == 5'd17) done_r <= 1'b0; //标志位撤销

assign done = done_r;
这部分也很好理解
4、专用寄存器进行移位累加运算
这里为了简单，就用15到18位代替15到30位

前天 15:00 上传
下载附件 (10.74 KB)




前天 15:00 上传
下载附件 (7.2 KB)




前天 15:00 上传
下载附件 (13.21 KB)




以上部分是最主要的计算部分，其他地方相对来说还比较简单，例如当乘数某一位为0时，不用累加，直接右移，当i计数到16时，此时就不用再移位了，可以直接用位数表示，直接累加即可。

下面是仿真图

前天 15:00 上传
下载附件 (8.43 KB)