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摘要：本文针对由FPGA构成的高速数据采集系统数据处理能力弱的问题，提出FPGA与单片机实现数据串行通信的解决方案。在通信过程中完全遵守RS232协议，具有较强的通用性和推广价值。
1 前言
现场可编程逻辑器件（FPGA）在高速采集系统中的应用越来越广，由于FPGA对采集到的数据的处理能力比较差，故需要将其采集到的数据送到其他CPU系统来实现数据的处理功能，这就使FPGA系统与其他CPU系统之间的数据通信提到日程上，得到人们的急切关注。本文介绍利用VHDL语言实现 FPGA与单片机的串口异步通信电路。
整个设计采用模块化的设计思想，可分为四个模块：FPGA数据发送模块，FPGA波特率发生控制模块，FPGA总体接口模块以及单片机数据接收模块。本文着重对FPGA数据发送模块实现进行说明。
2 FPGA数据发送模块的设计
根据RS232 异步串行通信来的帧格式，在FPGA发送模块中采用的每一帧格式为：1位开始位+8位数据位+1位奇校验位+1位停止位，波特率为2400。本系统设计的是将一个16位的数据封装成高位帧和低位帧两个帧进行发送，先发送低位帧，再发送高位帧，在传输数据时，加上文件头和数据长度，文件头用555555来表示，只有单片机收到555555时，才将下面传输的数据长度和数据位进行接收，并进行奇校验位的检验，正确就对收到的数据进行存储处理功能，数据长度可以根据需要任意改变。由设置的波特率可以算出分频系数，具体算法为分频系数X=CLK/(BOUND*2)。可由此式算出所需的任意波特率。下面是实现上述功能的VHDL源程序。
Library Ieee;
Use Ieee.Std_logic_1164.All;
Use Ieee.Std_logic_arith.All;
Use Ieee.Std_logic_unsigned.All;
Entity Atel2_bin Is
Port( Txclk: In Std_logic; --2400Hz的波特率时钟
Reset: In Std_logic; --复位信号
Din: In Std_logic_vector(15 Downto 0); --发送的数据
Start: In Std_logic; --允许传输信号
Sout: Out Std_logic --串行输出端口
);
End Atel2_bin;
Architecture Behav Of Atel2_bin Is
Signal Thr,Len: Std_logic_vector(15 Downto 0);
Signal Txcnt_r: Std_logic_vector(2 Downto 0);
Signal Sout1: Std_logic;
Signal Cou: Integer:=0;
Signal Oddb:std_logic;
Type S Is(Start1,Start2,Shift1,Shift2,Odd1,Odd2,Stop1,Stop2);
Signal State:s:=Start1;
Begin
Process(Txclk)
Begin
If Rising_edge(Txclk) Then
If Cou<3 Then Thr<="0000000001010101"; --发送的文件头
Elsif Cou=3 Then
Thr<="0000000000000010"; --发送的文件长度
Elsif (Cou>3 And State=Stop2) Then Thr<=Din;--发送的数据
End If;
End If;
End Process;
Process(Reset,Txclk)
Variable Tsr,Tsr1,Oddb1,Oddb2: Std_logic_vector(7 Downto 0);
Begin
If Reset=''1'' Then
Txcnt_r<=(Others=>''0'');
Sout1<=''1'';
State<=Start1;
Cou<=0;
Elsif Txclk''Event And Txclk=''1'' Then
Case State Is
When Start1=>
If Start=''1'' Then
If Cou=3 Then
Len<=Thr;
End If;
Tsr:=Thr(7 Downto 0);
Oddb1:=Thr(7 Downto 0);
Sout1<=''0''; --起始位
Txcnt_r<=(Others=>''0'');
State<=Shift1;
Else
State<=Start1;
End If;
When Shift1=>
Oddb<=Oddb1(7) Xor Oddb1(6) Xor Oddb1(5) Xor Oddb1(4) Xor Oddb1(3) Xor Oddb1(2) Xor Oddb1(1) Xor Oddb1(0);
Sout1<=Tsr(0); --数据位
Tsr(6 Downto 0):=Tsr(7 Downto 1);
Tsr(7):=''0'';
Txcnt_r<=Txcnt_r+1;
If (Txcnt_r=7) Then
State<=Odd1;Cou<=Cou+1;
End If;
When Odd1=> --奇校验位
If Oddb=''1'' Then
Sout1<=''0'';State<=Stop1;
Else
Sout1<=''1'';State<=Stop1;
End If;
When Stop1=>
Sout1<=''1''; --停止位
If Cou<4 Then
State<=Start1;
Else
State<=Start2;
End If;
When Start2=>
Tsr1:=Thr(15 Downto 8);
Oddb2:=Thr(15 Downto 8);
Sout1<=''0''; --起始位
Txcnt_r<=(Others=>''0'');
State<=Shift2;
When Shift2=>
Oddb<=Oddb2(7) Xor Oddb2(6) Xor Oddb2(5) Xor Oddb2(4) Xor Oddb2(3) Xor Oddb2(2) Xor Oddb2(1) Xor Oddb2(0);
Sout1<=Tsr1(0);--数据位
Tsr1(6 Downto 0):=Tsr1(7 Downto 1);
Tsr1(7):=''0'';
Txcnt_r<=Txcnt_r+1;
If (Txcnt_r=7) Then
State<=Odd2;
End If;
When Odd2=> --奇校验位
If Oddb=''1'' Then
Sout1<=''0'';State<=Stop2;
Else
Sout1<=''1'';State<=Stop2;
End If;
When Stop2=>
Sout1<=''1''; --停止位
If Len="0000000000000000" Then
State<=Stop2;
Else
State<=Start1;
Len<=Len-1;
End If;
End Case;
End If;
End Process;
Sout<=Sout1;
End Behav; |
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