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关键字：锁相环 PLL 振荡器 抖动 相位噪声
题记：对于性能密集型应用（例如FPGA和以太网PHY时钟）来说，评估和选择合适的基于PLL的振荡器以最小化相位噪声和抖动峰值是必要的。
十几年前，频率控制行业推出了基于锁相环（PLL）的振荡器，这是一项开拓性创新技术，采用了传统晶体振荡器（XO）所没有的多项特性。凭借内部时钟合成器IC技术，基于PLL的XO可编程来支持更宽广的频率范围。这一突破消除了为在特定频率实现共振而切割和加工石英所需的材料加工工艺步骤。这一创新也使得对基于PLL的XO进行频率编程成为可能并且实现极短交货周期。
鉴于传统振荡器交货周期可能接近14周或更长，许多硬件设计人员渴望利用可编程振荡器获得显著的交货周期优势。不幸的是，严重的问题发生了。一些已经从传统XO迁移到基于PLL的XO的设计陷入了关联抖动（jitter-related）问题之中，这会引起关联应用（application-related）失效，涉及范围从通信链路中的超高位错误率到无法工作的SoC和处理器。这些问题迫使许多IC供应商规定：基于PLL的振荡器不能和他们的器件配合使用。这种形势的变化使得想通过基于PLL的振荡器获得频率灵活性和短交付周期优势的硬件工程师面临挑战。
为什么会出现这种情况？其原因在于来自不同供应商的PLL技术差异极大。不合格的PLL设计导致过多的振荡器相位噪声和抖动峰值，如图1中左侧画面所示。这个特定的基于PLL的XO在12kHz-20MHz带宽上的相位抖动为150ps RMS。这种性能水平使它不适合为高速PHY提供时钟，高速PHY通常需要<1ps RMS 抖动的参考时钟。XO的周期抖动在图1右侧图片中有显示。这种双峰周期抖动可能是一个出现PLL稳定性问题的信号，PLL稳定性能够对使用这个XO的SoC产生有害的性能影响。与可编程振荡器展现抖动峰值有关的第二个领域是级联PLL。当这样一个基于PLL的振荡器被连接到一个后续电路中带有PLL的IC上时，抖动可能会增加。
图1–不合格的基于PLL的XO设计导致过多的相位噪声和周期抖动
好消息是并非所有的PLL，确切的说不是所有基于PLL的振荡器，都是一样的。通过特有的PLL设计技术，可编程振荡器能够提供可媲美一流石英振荡器的抖动性能，同时克服级联PLL带来的问题。这些高性能的基于PLL的振荡器能够用于处理器/SoC时钟，以及高速串行器、PHY和FPGA时钟。
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