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CPLD是指结构比较复杂的可编程逻辑器件，它包括下述输出宏单元结构：
(1)可编程I/O 允许用户对这些引脚编程，作为输入或输出。
(2)寄存器输出和反馈 可用于实现计数器和移位寄存器等。
(3)异或门输出结构，可用于一般用户多功能计数，能十分有效地建立大的计数器。
AMD公司最先生产带有宏单元的可编程逻辑器件PAL22V10。目前PAL22V10已成为划分PLD的界限。可编程逻辑器件所包含的门数大于PAL22V10所包含则门数，就被认为是复杂可编程逻辑器件，即CPLD。
可以认为CPLD基本上是原来的可编程逻辑器件的扩展。它常常由可编程逻辑的功能块围绕一个位于中心、时延固定可编程互连矩阵构成。由于用固定长度的金属线实现逻辑单元之间的互连，而可编程逻辑单元又是类似PAL的与阵列，使得CPLD与FPGA相比较很容易计算输人到输出的传输延迟，显然也会有一些灵活性的限制。但是，CPLD的设计比FPGA简单。
虽然CPLD的结构一般都很相似，而且一般认为CPLD都有100％的布通率，但是由于可编得互连矩阵的结构不同，实际上也会有差别。
