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- UID
- 1029342
- 性别
- 男
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CM3 内核支持256 个中断，其中包含了16 个内核中断和240 个外部中断，并且具有256
级的可编程中断设置。但STM32 并没有使用CM3 内核的全部东西，而是只用了它的一部分。
STM32 有76 个中断，包括16 个内核中断和60 个可屏蔽中断，具有16 级可编程的中断优先级。
而我们常用的就是这60 个可屏蔽中断，所以我们就只针对这60 个可屏蔽中断进行介绍。
在 MDK 内，与NVIC 相关的寄存器，MDK 为其定义了如下的结构体：
typedef struct
{
vu32 ISER[2];
u32 RESERVED0[30];
vu32 ICER[2];
u32 RSERVED1[30];
vu32 ISPR[2];
u32 RESERVED2[30];
vu32 ICPR[2];
u32 RESERVED3[30];
vu32 IABR[2];
u32 RESERVED4[62];
vu32 IPR[15];
} NVIC_TypeDef;
STM32 的中断在这些寄存器的控制下有序的执行的。了解这些中断寄存器，你才能方便的
使用STM32 的中断。下面重点介绍这几个寄存器：
ISER[2]：ISER 全称是：Interrupt Set-EnableRegisters，这是一个中断使能寄存器组。上面
说了STM32 的可屏蔽中断只有60 个，这里用了2 个32 位的寄存器，总共可以表示64 个中断。
而STM32 只用了其中的前60 位。ISER[0]的bit0~bit31分别对应中断0~31。ISER[1]的bit0~27
对应中断32~59；这样总共60 个中断就分别对应上了。你要使能某个中断，必须设置相应的ISER
位为1，使该中断被使能(这里仅仅是使能，还要配合中断分组、屏蔽、IO 口映射等设置才算是
一个完整的中断设置)。具体每一位对应哪个中断，请参考stm32f10x_nvic..h 里面的第36 行处。
ICER[2]：全称是：Interrupt Clear-EnableRegisters，是一个中断除能寄存器组。该寄存器组
与ISER 的作用恰好相反，是用来清除某个中断的使能的。其对应位的功能，也和ICER 一样。
这里要专门设置一个ICER 来清除中断位，而不是向ISER 写0 来清除，是因为NVIC 的这些寄
存器都是写1 有效的，写0 是无效的。具体为什么这么设计，请看《CM3 权威指南》第125 页，
NVIC 概览一章。
ISPR[2]：全称是：Interrupt Set-Pending Registers，是一个中断挂起控制寄存器组。每个位
对应的中断和ISER 是一样的。通过置1，可以将正在进行的中断挂起，而执行同级或更高级别
的中断。写0 是无效的。
ICPR[2]：全称是：Interrupt Clear-PendingRegisters，是一个中断解挂控制寄存器组。其作
用与ISPR 相反，对应位也和ISER 是一样的。通过设置1，可以将挂起的中断接挂。写0 无效。
IABR[2]：全称是：Active Bit Registers，是一个中断激活标志位寄存器组。对应位所代表
的中断和ISER 一样，如果为1，则表示该位所对应的中断正在被执行。这是一个只读寄存器，
通过它可以知道当前在执行的中断是哪一个。在中断执行完了由硬件自动清零。
IPR[15]：全称是：Interrupt Priority Registers，是一个中断优先级控制的寄存器组。这个寄
存器组相当重要！STM32 的中断分组与这个寄存器组密切相关。IPR 寄存器组由15 个32bit 的
寄存器组成，每个可屏蔽中断占用8bit，这样总共可以表示15*4=60 个可屏蔽中断。刚好和
STM32的可屏蔽中断数相等。IPR[0]的[31~24]，[23~16]，[15~8]，[7~0]分别对应中中断3~0，
依次类推，总共对应60 个外部中断。而每个可屏蔽中断占用的8bit 并没有全部使用，而是只
用了高4 位。这4 位，又分为抢占优先级和子优先级。抢占优先级在前，子优先级在后。而这
两个优先级各占几个位又要根据SCB->AIRCR 中中断分组的设置来决定。
这里简单介绍一下 STM32 的中断分组：STM32 将中断分为5 个组，组0~4。该分组的设
置是由SCB->AIRCR 寄存器的bit10~8 来定义的。具体的分配关系如下表所示：
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