基于Cadence_Allegro的高速PCB设计信号完整性分析与仿真（2） 集成电路, 而且, 和源, 影响

yuyang911220

1．4 定时
            集成电路只能按规定的时序接收数据，过长的信号延迟可能导致时序违背和功能混乱。当系统时钟很高时，信号在器件间的传输时间以及同步准备时间都缩短了，驱动过载、走线过长都会引起延时。高速电路要求在很短的时间内满足各种门延时，包括建立时间、保持时间、线延时等，而且在高速PCB中，传输线上的分布电容、分布电感都会对信号的数字切换产生延时，影响数字电路的建立和保持时间，延时过长可能会导致集成电路无法正确判断数据。常见的时序系统分为普通时序系统和源同步时序系统2类，本文主要介绍普通时序系统的时序问题。所谓普通时序系统(公共时钟时序系统)就是指驱动端和接收端的同步时钟信号都是由一个系统时钟发生器提供的，其主要限制条件如式(4)，
        式(5)：
            
            式中：Ts,t，Th,t分别为建立时间与保持时间；Ts,m与Th.m分别为建立时间裕量与保持时间裕量；Tc为时钟周期；Tp,s为2根CLOCK走线之间的时钟偏移；Tc.s为时钟驱动器(PLL)的2个时钟输出之间的偏移；Tj为前后两个时钟周期之间的误差；Tc,d为驱动器内部的延时；Tf,d为驱动器到接收端之间的数据线飞行时间。对于任何普通时钟控制系统，如果能保证正常工作，就必须使建立时间裕量和保持时间裕量都至少大于零，即Ts,m>T0,Th,m>0。
       
        2 基于Cadence_Allegro的仿真结果及分析
        2．1 高速14位ADC／DAC应用系统简介
            如图2所示，该应用系统可做ADC／DAC芯片验证，基于Cyclone2系列的FPGA，可实现DDC，DDS功能。实际应用中待测ADC选用Linear公司14位105 MS／s的芯片LTC2284，DAC芯片采用AD公司14位、210 MSPS的芯片AD9783，系统PCB设计如图2所示。

       

       
        2．2 对AD时钟信号的反射仿真与分析
            仿真主要基于IBIS模型，它是用于描述I／O缓冲信息特性的模型，它可以将一个输出输入端口的行为描述分解为一系列的简单的功能模块，由这些简单的功能模块就可以建立起完整的IBIS模型。本应用系统时钟是由FPGA软件倍频后经由时钟缓冲器件分配到ADC，DAC网络的。提取的由FPGA锁相环到时钟缓冲芯片的拓扑结构如图3所示。
            对其SI仿真如图4所示。

       

       
            由图4可知，由于合理的布局布线，高频差分时钟信号经过传输线时信号发生的变化极小，保持了较好的质量。
        2．3 对AD数据信号的仿真分析
            对ADC通道A第0位的SI仿真如图5所示。

       

       
            如图6所示，采用端接电阻后数据波形质量明显提升，端接能有效解决阻抗不匹配所引起的反射问题。

       

       
       
        3 结语
            Cadence_Allegro软件中的Specctraquest和Sigxp组件工具，为高速PCB的设计与仿真提供了强有力的支撑，包括仿真模型验证、拓扑分析、布线前与布线后仿真、约束条件的设置、PCB布局布线等硬件环节，通过仿真结果可促使设计者较好地把握信号完整性问题，优化设计，提高高速PCB设计的一次成功率，较好地应对高速设计所面临的挑战。