[讨论] 时序跳转 时序, 讨论

yichunshan

如果FPGA的VHDL语言设计中，关于状态机跳转问题上，跳转特别多，电路就会因为时序问题而出现不稳定，那么怎么解决这样的问题呢？我现在就是改状态机的编写形式，ONE-HOT，格雷码，都试过了，效果不好。因为这样也是治标不治本啊，请问我找时序错该从那里下手？？

caopengly

你的状态机设计的时候就应该考虑到鲁棒性，我想你的状态机跳转与信号的竞争冒险有关。

还有一个方法就是加一个同步信号，这样可以很好的消除信号的竞争冒险，从而很好的提高稳定性。但是会对速度又一点影响，程度与状态机的功能有关。

也可以在有竞争的信号后面加一级门电路消除冒险。但是考虑的工作量大。