DDR2与前端FIFO的通信数据交换 数据采集, 教研室, 数据流, 转化率, 通信

苹果也疯狂

前端数据采集板采集转化率为300MSPS，后端DDR2控制模块采用半速率nativeinterface,控制频率200MHZ，对应DDR2频率800MHZ。由于数据的异步域传输，采用了FIFO作为数据缓存。教研室以往的做法是ADC后直接接一外部FIFO芯片最为缓存，而现今项目的采集板已经完成，数据以300M的速率、20位的宽度向存储板输送；且由于摒弃以往对回波门限判断后只存储“有效回波”的做法而对SAR原始回波信号的完全存储，所以数据流在回波持续时间内是不间断的。通过查询资料找不到可以有效支持300M写时钟的FIFO芯片，于是使用FPGA内部资源构建fifo，即调取FIFOipcore并配置为20bits宽度，4096深度，可同时读写模式。   由于数据速率前快后慢，所以可以将采集板送来的20数据（IQ两路各10bits）分成两部分各10bits，打一拍变成各20bits后写入FIFO。DDR2控制模块在fifo不空的状态下（！rdempty）从fifo中读入数据然后再写入DDR2SDRAM。控制模块对sdram写状态的转变与写地址的变化都加入（！fifoempty）判决条件，这里的fifoempty通过assign与rdempty连接。


１.总的读写变化仿真波形

２.对ＤＤＲ２ ＳＤＲＡＭ写动作

３.对ＤＤＲ２ ＳＤＲＡＭ读动作

４.对ＤＤＲ２ ＳＤＲＡＭ写－读转换