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- UID
- 1029342
- 性别
- 男
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·地址发生模块
地址发生模块为显存读取模块提供了一张显存地址表，地址表上涵盖了LCD上每个像素点的访问地址，地址发生模块设计保证在LCD显示扫描时钟进行到某一像素点时，恰好向显存读取模块提供该像素点的地址，显存读取模块据此地址从显存读取相应的像素点信息。地址发生模块动态地向显存读取模块提供地址的行为与显存读取模块的读操作是同步进行的，同步时钟为像素点时钟D—CLK，触发信号是来自时序发生模块的数据使能信号Data—EN，复位信号为时序发生模块的场同步消隐信号HB。
·显存读取模块
显示读取子模块通过16 bit并行数据总线访问显存SRAM，对FPGA“调色板”颜色处理子模块提供4 bit并行数据接口。本模块的输入时钟频率是LCD像素点时钟信号D—CLK的4倍，触发信号为LCD数据使能信号Data—EN，每4 bit显存内容描述一个像素点，可显示16种颜色(颜色及色深可根据系统的要求，适时扩充)。显存读取状态机循环1次可读取4个像素点的信息，在时钟信号的触发下，依次将点像素信息输送至“调色板”颜色处理子模块。将以上操作分解为如下步骤：(1)消隐：每行或每场的非显示阶段，此阶段送至LCD的图像信息无效；(2)SO：取每包图像信息的第1个像素点信息，并送至“调色板”颜色处理子模块；(3)s1：取每包图像信息的第2个像素点信息，并送至“调色板”颜色处理子模块；(4)S2：取每包图像信息的第3个像素点信息，并送至“调色板”颜色处理子模块；(5)s3：取每包图像信息的第4个像素点信息，并送至“调色板”颜色处理子模块。
·时序发生模块
时序发生模块主要产生数字TFT—LCD所需的像素点时钟D—CLK、行同步信号H—SYNC、场同步信号V—SYNC、行同步信号H—SYNC、数据使能信号Data—EN信号。随着FPGA的出现，利用编程逻辑方法产生行场扫描时序是一个发展方向。这种方法具有电路简单、功能强、修改方便、可靠性高等优点，只需在代码中修改一些时序参数就能产生任意时序的波形，可以支持各种接口时序要求的TFT. — LCD显示器。
·帧存控制模块
帧存控制模块实现2个帧存SRAM的“乒乓”切换，当DSP向其中一个帧存写显示信息时，由FPGA构成的帧存控制模块将另一个帧存的控制权交给LCD显示控制器图像处理模块，反之亦然。
·软件设计
TCP／IP是一种网络通信协议，它规范了网络上所有通信设备，尤其是一个主机与另一个主机之间的数据往来格式及传送方式。TCP／IP是Internet的基础协议，也是一种计算机数据打包和寻址的标准方法。在Intemet中几乎可以无差错地传送数据。
LWIP是瑞士计算机科学院的Adam Dunkels等开发的一套用于嵌入式系统的开放源代码TCP／IP协议栈。LWIP既可以移植到操作系统上，也可以在无操作系统的情况下独立运行。LWIP TCP／IP实现的重点是在保持TCP协议主要功能的基础上减少对RAM的占用，一般它只需要几十kB的RAM和50 kB左右的ROM就可以运行，使得LWIP协议栈适合在嵌入式系统中使用。
LWIP的特性如下：
(1)支持多网络接口下的IP转发；
(2)支持ICMP协议；
(3)包括实验性扩展的的UDP(用户数据报协议)；
(4)包括阻塞控制，I T估算，以及快速恢复和转发的TCP(传输控制协议)；
(5)提供专门的内部回调接口(Raw API)用于提高应用程序性能；
(6)可选择的Berkeley接121API(多线程情况下)；
(7)在最新的版本中支持PPP；
(8)新版本中增加了的IP fragment的支持；
(9)支持DHCP协议，动态分配IP地址。 |
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