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2 电路实现
就低基准电压缓冲器而言，设计采用PMOS差分输入级。影响性能指标的关键因素包括输入差分放大器的增益、噪声容限、共模抑制能力等。输入协议中频率最高的是HSTL协议，它可以达到200 MHz以上的工作频率。以HSTL协议为例，JEDEC8标准定义了DC及AC两种逻辑标准，且两种标准之间有大约100 mV的电平差值。这是因为当输入信号始终大于DC阈值时，逻辑状态可以保持稳定，避免发生翻转，便于设计高增益的差分输入级。噪声容限NM在输入输出电路中是特别重要的指标，过低的噪声容限会容易引起逻辑错误。高噪声容限NMH与低噪声容限NML分别定义为
对于HSTL协议来说，单端输入时的典型VMH及NML均为250 mV，差分输入时则可以抑制650 mV的共模噪声，在设计时还应尽量提高差分输入管的等效小信号增益gm，提高共模抑制比CMRR。为防止衬底噪声耦合到输入通路，可以在设计时在版图中加入保护环，对其进行隔离。
高基准电压缓冲器设计思路与低基准电压缓冲器基本相同，但输入端采用的是NMOS差分输入级。单端输入缓冲器的基本结构类似于一个施密特触发器，具有较高的输入门限电压，在输入信号达到门限电压之后，输出通过缓冲器翻转，并进行整形。
可编程延迟模块采用多级反相器延迟线结构，并有多个选择输入路径，利用各个路径反相器数量及尺寸的不同，通过四个开关管控制延迟量。在进入芯片之前，经过延迟的信号与未经过延迟的信号还可通过一个多路选择器MUX进行选择，以满足内部时钟的不同需要。最终完成的电路如图3所示。
3 版图设计
基于SMIC18混合信号工艺，采用CadenceVirtuoso工具设计版图。由于本设计是与输入输出接口电路的其他部分电路整体流片，故该可编程输入接口电路版图设计的难点在于与可编程输出缓冲及ESD的连接部分。首先，必须在设计ESD电路时注意NMOS管的栅长不能取最小宽度，必须要稍大一点，PMOS管则使用最小规则。ESD电流回路导电层拐角为45°，NMOS与PMOS之间采用双保护环结构且两种管子之间距离必须大于15μm；其次，电路采用插指结构，防止产生寄生hipolar器件；最后，在设计允许的情况下，电源及地环路的金属线宽尽量大，避免输出缓冲器的大电流从输入输出共用的PAD端泄露到输入电路中来造成电路功能不稳，ESD电路与最终输入路径的距离也要保持在50μm以上，如图4(a)。最终，采用Cadence Virtuoso工具，设计完成的整体版图如图4(b)所示。
4 流片验证与测试
基于SMIC18混合信号工艺制作了芯片，封装形式为DIP28陶瓷封装，拍摄照片如图5所示，该芯片为完整的带ESD保护的可编程输入输出接口。其中，与本文设计电路相关的引脚对应关系如表2所示。
其中，VCCI及GND为可编程输入接口电路供电及接地脚，Bit0～Bit1为输入缓冲器选择控制端，Bit2～Bit5为延迟量控制端，Bit3及Bit4分别为未经延迟及经过延迟的输入延迟，最终可以通过数字芯片内部MUX进行选择输入，PAD及Vref分别为信号PAD线及外部基准电压接口PAD线。
对芯片进行了直流及交流特性测试，测试结果显示，在芯片上电之后，电路输入输出直流电平，控制信号电平，输入信号波形，可控延迟量均与设计指标非常接近，达到了较好水平。输入路径自身延迟也在可以接受的范围内，将本芯片的测试延迟与Xilinx公司Vitex5芯片数据进行对比，如表3所示。
5 结语
基于SMIC混合信号工艺，给出了一个应用于高性能数字芯片的可编程输入接口电路设计方案，并流片制作。测试结果表明，电路拓扑结构是完全成功的，并可以与其他模块一起集成在数字芯片PAD线与内部电路之间，完成可控输入功能，支持多协议标准，并支持延迟量控制。 |
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