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modelsim进行verilog的仿真

modelsim进行verilog的仿真

RTL即寄存器Register Transferlevel,译为寄存器传输级,在quartus II的tool工具栏里有一个选项:Run EDA Simulationtool->Run RTLSimulation,我一直没弄明白这个和功能仿真有什么区别,下面开始通过实践来确定一下这个两者有什么不同吧。   还是以一个D触发器为例,源码在功能仿真的文章里已经有了,下面进行设置:在quartusII中新建一个工程,添加simualte1.v和testbetch1.v到工程中,然后设置simulate1为顶层入口文件。

   接下来点击Assignment->setting..,然后点击EDA ToolSetting->simulation,如图进行设置




   点击test Benches按钮,然后如下图点击new:




   按照下面进行设置:



  设置好了就一路点OK回到quartus主界面,然后ctrl+K或者processing->start->analysis& sythesis,然后点击Tool->RunEDA Simulation tool->Run RTLSimulation,quartus会自动调用modelsim进行仿真,仿真图如下:




  发现没有,跟功能仿真时一样的,由此可见RTL级仿真也就是功能仿真,只不过在quartus自带仿真中需先生成功能仿真网表,然后进行功能仿真。




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