ChipScope Pro核描述 电缆, 通信, 主机

yuyang911220

10.2 ChipScope Pro核描述

10.2.1 ICON核

所有的内核使用JTAG边界扫描端口通过一个JTAG下载电缆与主机通讯。ICON核在目标FPGA的JTAG边界扫描端口和高达15个ILA，IBA/OPB，IBA/PLB，VIO，和/或ATC2内核之间提供了一个通信路径。对于不是Virtex-4或Virtex–5系列的器件，ICON核使用USER1或USER2 JTAG边界扫描命令通过BSCAN_VIRTEX原语进行通信。BSCAN_VIRTEX原语的未使用的USER1或USER2扫描链也能被导出用于设计应用中。

对于Virtex - 4和Virtex - 5器件，通过BSCAN_VIRTEX原语，ICON核可以使用USER1，USER2，USER3或USER4中任何一个扫描链。在Virtex-4和Virtex-5器件里，不必导出为使用的USER扫描链，因为每个BSCAN_VIRTEX原语实现一个扫描链。

10.2.2 ILA核

ILA核是一个可用于监测设计中的任意内部信号的定制逻辑分析仪核。由于ILA核与被监测的设计是同步的，因此应用于设计中的所有设计时钟的约束也可应用于ILA核的内部元件。ILA核包括三个主要组成部分：
1）触发器输入和输出逻辑，其中包括：触发输入逻辑检测详细触发事件；触发输出逻辑触发外部测试设备和其他逻辑。
2）数据捕获逻辑，ILA核使用片上块RAM资源来捕获并存储跟踪数据信息。
3）控制和状态逻辑，管理ILA核的操作。

10.2.2.1 ILA触发器输入逻辑

表10.3给出了ILA触发器的特征。ILA核的触发能力包括许多特征，这些特征是检测详细触发事件所必需的。

10.2.2.2多触发器端口的使用

在设计中监测各种信号和总线的能力需要使用多触发端口。如图10.2所示，如果正在测量一个设计的内部系统总线，这个设计是由控制，地址和数据信号组成的，那么可以指定一个单独的触发端口来监测每个信号组。
如果连接它们中的所有的各种信号和总线到一个单一的触发端口，那么当在指定的范围内寻找地址总线时，将无法单独监测CE，WE和OE信号上的位转换。具有从不同匹配单元类型中进行选择的灵活性，从而可以定制ILA核来满足触发需求，同时保持使用最少的资源。

10.2.2.3使用触发器和存储限制条件

ILA，IBA/ OPB ，和IBA /PLB核可以实现触发器和存储限制条件逻辑。触发条件是一个布尔值或事件的连续组合，由匹配单元比较器（附属在核的触发器端）进行监测。在数据

捕获窗口，触发条件用来标记一个明显的原始点，该点可设在数据捕获窗口的起始，末尾或任何地方。
同样，存储限制条件也是事件的布尔组合，这些事件由附属于核的触发端口的匹配单元比较器检测。然而，存储限制条件不同于触发条件，它评估触发端口匹配单元事件，以决定是否要捕获和存储每个数据样本。触发和存储限制条件可一起使用，以确定何时开始捕获过程以及捕获何种数据。

如图10.2，假设有如下任务：第一个存储器写周期触发（CE=上升边沿，WE=1，OE= 0 ）目标地址= 0xFF0000;存储器读周期（CE=上升沿，WE=0，OE=1）从地址= 0x23AACC捕获，其数据值在0x00000000和0x1000FFFF之间。
为了成功地实现这些条件，需要确保TRIG0和TRIG1触发器端口每个都附属两个匹配单元：一个用于触发条件，一个用于存储限制条件。下面介绍如何建立触发器和存储限制方程以及每个匹配单元来满足上述条件：
1）触发条件= M0&&M2，其中：
 M0 [2：0]=CE，WE,OE= “R10”（其中'R'代表“上升沿”）
 M2[23：0] =地址= “FF0000”
1） 存储限制条件=M1&&M3&&M4，其中：
 M1[2：0]=CE,WE,OE=“R10”（其中'R'代表“上升沿”）
 M3[23：0] =地址=“23AACC”
 M4[31：0 ] =数据=范围为0x00000000~0x1000FFFF

10.2.2.4 ILA触发器输出逻辑

ILA核实现了触发器输出端口TRIG_OUT。TRIG_OUT端口输出触发条件，由分析仪在运行时建立。触发输出的类型（电平或脉冲）和敏感信号（高电平有效或低电平有效）也可在运行时控制。与输入触发端口相关的TRIG_OUT端口的延迟是10个时钟周期。
TRIG_OUT端口非常灵活且有许多用途。连接TRIG_OUT端口到器件引脚以触发外部测试设备，如示波器和逻辑分析仪。连接TRIG_OUT端口到嵌入式PowerPC ™或MicroBlaze ™处理器的中断线，从而引起软件事件的发生。通过连接一个核的TRIG_OUT端口到另一个核的触发输入端口，可以扩大片上调试解决方案的触发和数据采集能力。

10.2.2.5 ILA数据捕获逻辑

在设计中，每个ILA核能够使用独立于其它核的片上块RAM资源来捕获数据。每个ILA核可以使用两种捕获模式来捕获数据：窗口和N样本。 1、窗口捕获模式 在窗口捕获模式中，样本缓冲区可分为一个或多个同等规模样本窗口。窗口捕获模式使用一个单一的事件触发条件（即个别触发器匹配单元事件的布尔组合）来收集足够的数据，填写样本窗口。 当采样窗口的深度是2的幂达到131072次采样，触发位置可以设置在采样窗口的起始（先触发，再收集），采样窗口的末尾（收集直到触发事件），或采样窗口的任何地方。在其他情况下，窗口的深度不是一个2的幂 ，触发位置只能被设定在抽样窗口的起始。一旦采样窗口已被填满，ILA核的触发条件就会自动重新加载并继续监测触发条件的事件。这个过程重复直到所有样本缓冲区的抽样窗口被填满或用户停止ILA核。 2、N样本捕获模式
N样本捕获模式类似于窗口捕捉模式，除了两个差别：
 每个窗口的样品数量可以是任何整数N，从1到样本缓冲大小减1
 在触发位置必须始终在窗口中的位置0上
N样本捕获模式有利于每个触发器捕获精确数量的样本，同时不浪费有用的捕获存储资源。 3、触发标识 在抽样窗口中与触发事件相一致的数据采样被标记。该触发标志告诉分析仪窗口中的触发位置。在抽样缓冲区中，每个触发标记消耗额外的一位。 4、数据端口
ILA核提供了捕获端口数据的能力，这些端口与用于执行触发器函数的触发器端口分开。该特性可以用来限制被捕获的数据量到一个相对小的数目，因为不需要捕获和查看相同的用于触发核的信息。
然而，在许多情况下，捕获和观察用来触发核的相同的数据是有用的。在这种情况下，用户可以选择来自一个或多个触发端口的数据。此特性可节省资源，同时提供了选择感兴趣的触发信息进行捕获的灵活性。

10.2.2.6 ILA控制与状态逻辑

ILA核含有少量的控制和状态逻辑，用来维持核的正常操作。识别ILA核并与之通信的所有的逻辑由控制和状态逻辑实现。

10.2.3 VIO核

虚拟输入/输出（Virtual Input/Output，VIO）核是一个可定制的核，可以实时监测和驱动FPGA内部信号。与ILA和IBA核不同，不需要片上或片外RAM。在VIO核中有4种信号：
1）异步输入：使用由JTAG电缆驱动的JTAG时钟信号进行采样；输入值定期被读取并显示在分析仪上。
2）同步输入：使用设计时钟进行采样；输入值定期被读取并显示在分析仪上
3）异步输出：在分析仪中，由用户定义，从核输出到周围的设计；每个独立的异步输出口可以定义成逻辑1或逻辑0值
4）同步输出：在分析仪中，由用户定义，与设计时钟同步，从核输出到周围的设计；单独的同步输出可以定义成逻辑1或逻辑0。16个时钟周期的脉冲序列（1和/或0的）也可以被定义成同步输出

1、活动检测器
每个VIO核输入有额外的单元捕获输入上的转变。由于设计时钟可能比分析仪的采样周期更快，被监测信号可能在连续采样间转换很多次。活动探测器捕获这些行为，显示结果。
如果是同步输入，使用能够监测异步和同步事件的活动单元。这些特性可用于检测毛刺和同步输入信号上的同步转换。

2、脉冲序列
每个VIO同步输出可以输出静态1，静态0，或连续值的脉冲序列。脉冲序列是一个16个时钟周期的1和0的序列，在连续设计时钟周期中从核中输出。脉冲序列在分析仪中被定义并在装入核之后仅执行一次。

10.2.4 ATC2核

Agilent Trace Core2（ATC2）是一个可定制的调试捕获核，它专门设计用来与最新一代Agilent逻辑分析仪一起工作。如图10.3，ATC2核提供外部安捷伦逻辑分析仪对内部FPGA设计网络的访问。

1．ATC2数据路径描述
ATC2核的数据路径包括：
 多达64个运行时可选的输入信号块（banks），这些块连到用户的FPGA设计
 多达128个输出数据引脚，这些引脚连接到一个安捷伦逻辑分析仪的探头连接器，
可用来加倍每个信号bank的位宽（从128位到256位）。
 支持异步定时和同步状态捕获模式
 对每个输出数据引脚，支持任何有效的I / O标准，驱动强度，输出摆率
 支持任意Agilent探头连接技术
在运行时，数据探测点的最大数量的计算公式为：
（64 data ports）*（128 bits per data port）*（2xTDM）=16384 probe points。

2．ATC2核数据捕获和运行时间控制
外部Agilent逻辑分析仪是用来触发和捕获通过ATC2核的数据的。用户可以充分利用复杂的触发，深追踪存储器和安捷伦逻辑分析仪的系统级数据关联特性，以及对ATC2核提供的内部设计节点增加的可视性。该安捷伦逻辑分析仪通过JTAG端口连接与ATC2核通信，控制有效数据端口的运行时间选择。

10.2.5 IBERT核

集成比特错误率测试仪（Integrated Bit Error Ratio Tester，IBERT）核和相关软件提供了对RocketIO千兆位收发器（MGTs）的访问，并对由MGTs组成的通道执行比特错误率分析。IBERT核是ChipScope Pro串行I/O工具包的一部分，用于调试，验证和优化MGT的通信信道。
需要注意的是，一旦核参数被修改，必须对设计进行重新的综合。