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- UID
- 1029342
- 性别
- 男
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Xilinx FPGA芯片的可构造单元：
1、 可编程输入、输出块IOB:：为逻辑阵列与外部芯片管脚之间提供一个可编程接口
2、 可编程逻辑块CLB：由组合逻辑、几个触发器、若干个多选一电路和控制单元组成；若干个CLB有规则的组成FPGA逻辑单元阵列结构，以完成用户指定的逻辑功能
3、 各种连线资源，包括可编程的开关矩阵，内部连接点和金属线。它们位于芯片内部的逻辑块之间，经编程后形成连线网络，以连接芯片内的逻辑块及传递逻辑信息
Xilinx提供的片上RAM，可以配置成双口RAM或ROM，存储量大，速度快，不占用逻辑资源。内嵌的宏单元包括硬核乘加器、硬核处理器、数字时钟处理器模块及高速串行接口，处理能力强，为片上最高，不存在时序问题
Xilinx FPGA芯片专用代码风格：
1、 时钟信号的分配
时钟分配网络是FPGA芯片中的特殊布线资源，由特定的管脚和特定的驱动器驱动
全局网线由全局缓冲器BUFG驱动。时钟信号经BUFG驱动后，通过长线同时接到每个触发器的时钟端，减少传输延迟。如不使用BUFG，时钟信号按一般布线连接到不同CLB。时钟信号到达各触发器的延迟不一致，使同步时序电路出现不同步的现象
减小时钟摆率：使用一个时钟信号，生成多个时钟使能信号，分别驱动触发器的时钟使能端
2、 SRL16的使用
SRL16是一种基于查找表的移位寄存器，可用于构建高密度DSP结构，大幅削减硬件资源
3、 触发器资源的分配
FPGA是一种触发器密集型可编程器件，尽量使用库中的触发器资源，对D触发器等元件可直接利用CLB中的触发器，在设计状态机时尽量使用独热码编码
Xilinx原语： |
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