时钟线和控制线的设计考虑有哪些？ 控制线, 时钟, 设计考虑

yoka325

在设计FPGA系统时，请问对时钟线和复位有哪些要考虑的？

caopengly

在FPGA中的clk，是非常重要的。它提供一般的同步信号，事件驱动，对触发器的驱动等。如需要倍频、分频需使用pll，在FPGA中clk是专用的时钟总线，是一种资源。

reset_n是表示系统重启的信号，一般可以用来对系统复位，状态机复位，系统副初始值驱动等。