当然，增加流水线级数会增加系统延迟。例如，如果使用重定时系数8，计算结果就会迟8个系统时钟周期(不是采样频率周期)出现在FPGA的输出上。向系统中嵌入电路时必须考虑到这一点(图6)。
 图6：可以使用重定时功能为电路定义允许的最大延迟。然后由Synplify DSP自动增加流水线级数，直到获得所需频率 特别重要的是，务必确保上述优化不会影响Simulink中描述的原始MATLAB模型。通过验证可以对算法进行鉴定，并且对量化效应的影响予以表述。Synplify DSP软件模块集允许使用截断(去除无关位)、四舍五入(在下溢情况下)或饱和(在上溢情况下)进行从浮点到定点的转换。一旦仿真显示算法工作正常，即可生成RTL代码。优化VHDL或Verilog代码可能改变延迟，但不会改变电路的操作。
本文小结
Synplify DSP工具基于MathWorks公司推出的行业标准MATLAB/Simulink软件。模块集提供的标准元件库可用于实现复杂算法。除了加法、增益和延迟等基本元件，该库还包含FIR或IIR滤波器等许多复杂功能和CORDIC算法。所有功能(包括高度复杂的FFT或Viterbi解码器)均可任意参数化。还可以创建用户定义库，或者将现有的VHDL或Verilog代码集成到Simulink模型中。
用Synplify DSP可以实现单速率和多速率系统。使用折叠、多通道化或重定时功能可以针对尺寸或速度优化代码。生成的RTL代码都是未加密的通用代码，可以使用常用工具进行综合。
为了用FPGA取得最佳结果，Synplicity推荐使用Synplify Pro综合工具。目前针对ASIC的开发环境也已经推出。
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