SDRAM要求在64 ms之内对4 096行进行刷新，也就是每15．625μs刷新一行。由于系统时钟周期为9．26 ns，所以刷新模块计数达到1 685时，就需要对SDRAM发出刷新命令，保证SDRAM中的数据不丢失。将自动刷新请求设为优先请求，状态机内部有请求仲裁逻辑，当自动刷新请求和其他请求同时出现时，优先保证自动刷新请求，状态转移至刷新操作，当刷新操作结束时，重新返回空闲状态，开始响应其他请求。
3 工程应用介绍
该设计目的是为了扩展TMS320DM642的FIFO容量，以FPGA为接口，实现与SDRAM的连接。TMS320DM642可以对4 GB的地址进行寻址，而实际应用中FIFO的容量只有256 KB，寻址空间为0x0184000~0x0187FFFF，因此在实际应用中必须进行扩展。这里采用1片MICRON公司的MT48LC4M3282型号的128 Mb SDRAM，采用32位数据总线，将其通过FPGA配置在TMS320DM642处理器的EMIFA CE3上，其地址范围为0xB0000000～0xB7FFFFFF。在该设计中，突发长度为8，CAS latency为3。图4为用Modelsim SE 6．0仿真的SDRAM读时序图。
4 结 语
该设计已应用于目标识别与跟踪系统中的帧缓冲。文中主要介绍了SDRAM的具体信号关系，说明各种操作命令，给出在高速图像存储系统中SDRAM控制器的具体硬件接口设计。大容量存储器是FIFO的发展方向，从现在通用的SDRAM、专用的SRAM，到DDR SDRAM，容量越来越大，速度也越来越快，而用FPGA作为SDRAM的控制器，具有最大的灵活性，也能在最大限度上发挥SDRAM高速度的优势，因此对它进行研究具有重要的意义。 （编辑：chiying） |
