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学verilog还是VHDL？

carol.yi@weiken 该用户已被删除
1#
carol.yi@weiken发表于 2003-12-12 13:58 | 显示全部帖子
Verilog 语法简单明了，适合初学者，VHDL语法严谨，但语法架构复杂
先学前者吧，熟一种语言，其它一样。
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carol.yi@weiken 该用户已被删除
2#
carol.yi@weiken发表于 2003-12-12 13:58 | 显示全部帖子
Verilog 语法简单明了，适合初学者，VHDL语法严谨，但语法架构复杂
先学前者吧，熟一种语言，其它一样。
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