2.2系统实体设计
依据上述设计思路，可以设计出如图4所示的边缘检测模块的顶层实体。其中START为来自外界的检测启动信号输入，用于启动边缘检测；CLK为时钟信号输入，是状态机的驱动时钟；数据输入端口P0～P7分别接收像素窗中相应像素的8位灰度值；POUT为检测结果灰度输出，输出0表示非边缘像素，输出255表示边缘像素；DIR为方向输出；FINISH为检测结束信号输出，用于配合其它模块协同工作。
2.3系统行为描述
由于设计采用行为建模，因此，系统描述不涉及任何硬件器件以及连接相关，只需在结构体中设置两个进程来描述状态机，并定义相关变量和函数就可以完成对此系统的描述。
为描述系统行为，首先应定义如下信号：
其中，信号ST表示状态机状态；HF、VF、LF、RF分别用于存储四个方向滤波值；MAG存储依据四个滤波值得出的梯度幅度值。进程CHANGESTATE可完整描述状态图中各状态间的转移关系。此进程由敏感信号CLK进行驱动，并在时钟上升沿到来时，可通过判断当前状态以及相关转移条件来确定状态机的次状态。其完整的代码如下：
STATEBEHAVIOR主要负责处理状态机特定状态下的行为输出。此进程由状态信号ST作为敏感信号进行驱动。在空闲态(ST=IDEL)时，系统初始化相应输出；而在滤波态(ST=FILTER)时，系统则调用四个函数H_FILTER ()、V_FILTER()、L_FILTER()和R_FILTER()并依照Soble算法进行滤波计算；决断态(ST=JUDGE)时，则调用函数MAGNITUDE ()和PHASE ()来计算梯度的大小和方向，并通过决断后输出处理结果，同时使检测结束信号有效(FINISH='1')。其完整代码如下：
以上全部代码中使用的数据类型和函数均已在PIXEL_PROCESSING.vhd文件中定义，因此，设计时只需在本VHDL文件中使用use子句将其作为设计库中的包进行引用即可，其代码如下：
use work.PIXEL_PROCESSING.all；
通过采用以上VHDL语言行为域进行描述，即可完成基于Soble算法的图像边沿检测模块的设计。
3仿真分析
采用两个数据窗可对系统进行功能仿真。从图5所示的仿真时序中可以看出，两个时钟周期可完成一个数据窗的处理，第一个时钟周期生成滤波值VF、VH、VL和VR，第二个时钟周期生成幅值MAG并产生判决结果POUT。当用40 MHz时钟时，若能以此时钟二分频的速度连续产生数据窗，则处理一个像素只需50 ns，也就是说，处理一个800×600的图像只需24 ms。此时，系统处理速度的瓶颈已不在边缘检测模块，而由其它模块，如像素窗的生成速度所决定。
除此之外，第二个时钟周期所产生的有效检测结束信号(FINISH)既可以作为前端模块的数据窗发送信号，也可以作为后端模块的检测结果接收信号。该信号对模块间的协同工作具有重要的意义。
4结束语
采用FPGA器件实现Soble算法的图像边缘检测具有设计过程简单，处理速度快等优点。该方法将前端的像素窗生成模块、后端的图像处理模块以及其他功能模块集成至同一FPGA器件中，从而大大提高了系统的集成度。 |
