ISE静态时序分析（2） number, Logic, 信息, 影响

yuyang911220

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Timing constraint: Default OFFSET IN BEFORE for Clock 'clk'
  Total number of paths / destination ports: 74 / 74
    这一部分提到的信号及其延迟信息，就是影响最小输入数据建立时间的关键信号或者路径，若要减小该时间，可针对这些信号或路径进行优化。
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Offset:              2.327ns (Levels of Logic = 2)
  Source:            reset (PAD)
  Destination:       coef_ram_addr_init_0 (FF)
  Destination Clock: clk rising
  Data Path: reset to coef_ram_addr_init_0
                                Gate     Net
    Cell:in->out      fanout   Delay   Delay  Logical Name (Net Name)
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     IBUF:I->O            16   0.754   0.609  reset_IBUF (reset_IBUF)
     LUT2:I0->O           14   0.147   0.409  coef_ram_addr_init_and00001 (coef_ram_addr_init_and0000)
     FDE:CE                    0.409          coef_ram_addr_init_0
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    Total                      2.327ns (1.310ns logic, 1.017ns route)
                                       (56.3% logic, 43.7% route)
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Timing constraint: Default OFFSET OUT AFTER for Clock 'clk'
  Total number of paths / destination ports: 42 / 42
  同理，这一部分提到的信号及其延迟信息是影响模块数据最大输出时间的关键。
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Offset:              3.874ns (Levels of Logic = 2)
  Source:            fir/blk00000003/blk0000089b (FF)
  Destination:       rfd (PAD)
  Source Clock:      clk rising
  Data Path: fir/blk00000003/blk0000089b to rfd
                                Gate     Net
    Cell:in->out      fanout   Delay   Delay  Logical Name (Net Name)
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     FDSE:C->Q             9   0.272   0.347  blk0000089b (rfd)
     end scope: 'blk00000003'
     end scope: 'fir'
     OBUF:I->O                 3.255          rfd_OBUF (rfd)
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    Total                      3.874ns (3.527ns logic, 0.347ns route)
                                       (91.0% logic, 9.0% route)