Xilinx UCF文件中时序约束的语法（2） 化妆品, 投资商, 泰国, 中国, 韩国

yuyang911220

目前，还不支持将多个逻辑置于同一位置以及将多个逻辑至于多个位置上。需要说明的是，多位置约束并不是将设计定位到所有的位置上，而是在布局布线过程中，布局器任意挑选其中的一个作为最终的布局位置。范围定位的语法为：
INST “instance_name” LOC=location:location [SOFT];
常用的LOC定位语句如表4-4所列。
表 常用的LOC定位语句


使用LOC完成端口定义时，其语法如下：
NET "Top_Module_PORT" LOC = "Chip_Port";
其中，“Top_Module_PORT”为用户设计中顶层模块的信号端口，“Chip_Port”为FPGA芯片的管脚名。
LOC语句中是存在优先级的，当同时指定LOC端口和其端口连线时，对其连线约束的优先级是最高的。例如，在图4-76中，LOC=11的优先级高于LOC=38。

图 LOC优先级示意图
2．LOC属性说明
LOC语句通过加载不同的属性可以约束管脚位置、CLB、Slice、TBUF、块RAM、硬核乘法器、全局时钟、数字锁相环（DLL）以及DCM模块等资源，基本涵盖了FPGA芯片中所有类型的资源。由此可见，LOC语句功能十分强大，表4-5列出了LOC的常用属性。
表 LOC语句常用属性列表