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- UID
- 1029342
- 性别
- 男
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FIFO电路
FIFO电路采用IDT公司的IDT72V17190器件，该器件采用3.3 V电压供电，16位64 KB容量的FIFO，工作时钟高达100 MHz。如图4所示，FIFO的数据输入D0～D15及PAF、WCLK、WEN均与FPGA相连。数据输出Q0～Q15及REN、RCLK、OE、 EF、MRS、HF、FF均与USB2.0单片机相连。读FIFO状态时，USB2.0单片机给出FIFO复位信号MRS和使能信号OE，然后判断 FIFO的状态信号EF（空）和HF（半满）。当FIFO半满且非空，即EF为高，HF为低时，给出FIFO读使能信号REN和读时钟RCLK，从 FIFO中读出数据;写FIFO时，FPGA判断FIFO的PAF（几乎满）信号，如果该信号无效，则给出写使能WEN和写时钟WCLK，将数据写入 FIFO。
FPGA内部逻辑设计
FPGA内部逻辑主要分为数字信号采集、数据缓存和数据读取、FIFO控制。根据要求，信号采集又分为频率信号采集、20路数字信号采集和 15路脉冲信号采集。系统同时采集三组信号，再送入外部FIFO中缓存。由于脉冲信号的数据量较大，时序不匹配，因此在信号采集完后数据还应缓存，然后再经数据编帧送至外部FIFO。内部缓存利用VHDL编写模块，但是更简易的方法是利用FPGA内部的双口RAM。因此，FPGA选用Xilinx公司的 XCF2S-100E，其内部集成5 KB容量的RAM，足够内部缓存使用。数据经信号采集后送人缓存，然后由读取模块读出再送入外部FIFO，整个模块采用120 MHz的时钟，可以满足要求大于100 MHz的时钟频率。采集20路数字信号的方法是当信号变化时，就将当前所有数字信号的电平状态都送入缓存，而对于频率信号和脉冲信号的采集则采用如下方法。
数据的编帧和解帧
在数据采集部分中，当同步信号的上升沿到来时，将3个帧标志分别写入3个缓存，频率信号数据的帧标志为EB90;20路数字信号的帧标志为 2个EB91;15路脉冲信号数据的帧标志为3个EB92。读取数据模块中，当同步信号的下降沿到来时，开始读取缓存的数据送至外部FIFO，并判断当读取一个EB90后，开始读取缓存的数据，并送入外部FIFO;当读到两个EB91后，读取缓存的数据，并送入外部FIFO;当读到3个EB92后表明一帧数据读取完毕，等待下一个同步信号的下降沿后再开始读取下一帧数据。由于外部FIFO是16位，所以数据中不满16位的都用0将数据补充完整，完整的数据帧结构如图5所示。
上位机收到一帧数据后进行解帧处理，对于频率信号数据，将这些T值相加并求平均得出T’，再乘以2，由于系统时钟是120 MHz，所以2T’/120为频率信号周期（μs级），然后求倒数即可得出该信号的频率值。20路数字量信号数据直接显示其电平状态。脉冲信号数据则先判断哪一路（多路）脉冲信号发生变化，再判断该信号（几路信号）的电平状态。若为高电平，则对应的时间应为TBa;若为低电平，则对应的时间应为TBb。TBa即为该脉冲信号相对于同步信号的延迟，而TBb-TBa的值即为该脉冲信号的正脉冲脉宽。 |
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