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通过功耗驱动的新型后端流程可降低 Virtex-4、Virtex-5 和 Spartan-3 设计中的功耗。 自从 Xilinx 推出 FPGA 二十多年来，研发工作大大提高了 FPGA 的速度和面积效率，缩小了 FPGA 与 ASIC 之间的差距，使 FPGA 成为实现数字电路的优选平台。今天，功耗日益成为 FPGA 供应商及其客户关注的问题。
降低 FPGA 功耗是缩减封装和散热成本、提高器件可靠性以及打开移动电子设备等新兴市场之门的关键。
Xilinx 在提供低功耗 FPGA 解决方案方面一马当先。本文说明如何应用计算机辅助设计 (CAD) 技术，如 Xilinx® ISE" 9.2i 软件中采纳的技术，来有效降低功耗。
CMOS 电路中的功耗由静态（漏电）功耗和动态功耗两部分组成。动态功耗是由电路信号上的跃迁所致，符合以下公式：
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其中，Ci 表示信号 i 的电容；fi 称为“开关活动率”，表示信号 i 上的跃迁速率；V 是电源电压。
静态功耗是电路在静止、空闲状态下的功耗。静态功耗是由截止晶体管中的漏电流引起，主要是亚阈值漏电流和栅极氧化层漏电流。截止 MOS 晶体管属不完全绝缘体，允许其漏极与源极之间有亚阀值漏电流。栅极氧化层漏电流是由通过晶体管栅极流向其管体、漏极和源极的隧道电流所致。
工艺尺寸缩小（如近期采纳 65 纳米工艺的趋势）意味着更低的电源电压和更小的晶体管尺寸，致使导线长度缩短、电容量减小以及总体动态功耗降低。较小的工艺几何尺寸还意味着较短的晶体管沟道和较薄的栅极氧化层，致使静态功耗随着工艺尺寸缩小而增加。
FPGA 中的功耗
对于实现给定的逻辑电路而言，FPGA 的可编程性和灵活性使其功耗效率比定制 ASIC 要低。FPGA 的配置电路和配置存储器占用硅片面积，致使导线延长和互连电容增加。在 FPGA 中，预制金属导线段上附加的可编程布线开关产生互连，从而加重了信号产生的电容性负载。
FPGA 中的动态功耗大部分消耗在可编程布线架构中。同理，静态功耗与晶体管总宽度成正比。FPGA 的晶体管有相当一部分是互连架构，这是造成漏电流的主要因素。因此，互连架构应该是 FPGA 功耗优化的主要攻关目标。
当然，可以通过工艺技术、硬件架构或电路级修改来解决功耗问题。例如，Virtex"-5 FPGA 含有“对角线”互连资源，允许用较少的布线导体构成连接，从而减少互连电容。在晶体管级，Virtex-4 和 Virtex-5 两种 FPGA 都是采用三栅极氧化层工艺技术来抑制漏电流。根据其速度、功耗和可靠性要求，可以为每个晶体管使用三倍氧化层厚度。与在标准 FPGA 架构中实现同样功能相比，DSP 和处理器等硬 IP 模块的数量激增和推广使用也可以降低功耗。
也有可能，不必耗费巨资更改硬件，就可以降低功耗。您可以通过功耗驱动的新型 CAD 算法和设计流程（如 ISE 9.2i 软件中采纳的算法和设计流程）来解决功耗问题。
ISE 9.2i 设计工具中的功耗优化
ISE 9.2i 软件在布局布线中体现了功耗优化，并且通过一种后期布线技术来降低逻辑块的内部功耗。
布局
Xilinx 布局器中的核心算法采用了解析（数学）技术。这种算法以有重叠的初始设计布局开始，然后使用强行抽象法从高度拥挤区去除逻辑块，最终形成可行的无重叠布局。一旦完成解析布局，便在已布局的设计上运行交换式局部优化，以进一步细化布局。本布局器中使用的传统成本函数按以下公式考虑导线长度和时间：
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其中，W 和 T 分别是导线长度成本和时间成本，a 和 b 是标量加权系数。a 和 b 的值可以根据时间对导线长度的相对优先级设定。布局器的成本核算方案如图 1 所示。 |
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