改进型CIC抽取滤波器设计与FPGA实现 转换器, 滤波器, 硬件

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抽取滤波器是∑－△模／数转换器中的重要组成部分，积分梳状滤波器经常作为第一级滤波器，用以实现抽取和低通滤波。其优点是实现时不需要乘法器电路，且系数为整数，不需要电路来存储系数，同时通过置换抽取可以使部分电路工作在较低频率，与相同滤波性能的其他FIR滤波器相比，节约了硬件开销。经过仿真，抽取率为32的一阶积分梳状滤波器第一旁瓣相对于主瓣的衰减最大约为15 dB，这样的阻带衰减根本达不到实用滤波器的设计要求。为了改变滤波性能，一般采用级联积分梳状滤波器(CIC)。但经过CIC降频滤波系统降频后会产生信号混叠现象，并且主瓣曲线不平，需要用新的算法或新结构来修正改善这些特性。　　1 CIC抽取滤波器原理
　　经典的抽取滤波器为Hogenauer　CIC滤波器，其传输函数表达式为：

　　式中：参数M为降频因子，决定了CIC的通带大小；K为滤波器的阶数，对阻带衰减起到加深作用。频率响应为：
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　　滤波电路由积分模块与差分模块组成，根据置换原则将抽取因子提到差分模块之前，使其工作在较低频率，并节省了M-1个存储单元，框图如图1所示。

　　2 改进的CIC结构
　　为了改善CIC抽取滤波器阻带衰减不足的缺点，采用一种新型COSINE滤波器，其传输函数为：

　　当N取不同值时，幅频响应如图2(a)所示。
　　把不同N值的COSINE滤波器级联，幅频响应会呈现低通特性，因此文献[4]采用CIC滤波器级联COSINE滤波器的结构来改善传统CIC滤波器的幅频特性。令Ni=M／2i+1，此时COSINE滤波器第一个零点与CIC滤波器的第一个零点重合，增加了第一个零点附近旁瓣的衰减。取M=32，传输函数为：


　　图2(b)为M=32的四阶CIC滤波器与新结构的滤波器(CCOS)幅频响应对比。式(5)中取k1=4，k2=k3=2；n1=2，n2=n3=4。从图2中可以看出CIC滤波器第一旁瓣相对于主瓣衰减为52．94 dB，而CCOS的旁瓣衰减则达到101．9 dB。如果达到相同的阻带衰减，CIC至少高达8阶，其实现电路将会非常庞大。
　　图2(c)对上述两种滤波器主瓣曲线放大，从图中明显可以看出CCOS滤波器通带特性比CIC变差。取滤波器的通带截止频率为fc=1／8M(Fs为归一化值)，CIC通带衰减为O．129 3 dB；CCOS为0．286 7 dB。

　　为了进一步提高CCOS的通带特性，对文献[4]提出的CCOS进行改进，在其后级联一个SINE滤波器，其幅频特性与传输函数如下：

　　式中：M必须为偶数，这样才能避免分数延时。出于节省功耗的目的，取M为抽取值的2倍，这样SINE滤波器即可在提取到抽取之后，将计算量降为原来的 1／M，该结构通过移位和加法即可实现，无需乘法器。图3为改进型CIC(取M=64)与CCOS，CIC的幅频特性曲线比较，可以看出改进的CIC滤波器的通带特性得到明显改善。由于补偿滤波器的引入，阻带衰减为100．3 dB，但通带衰减仅为O．000 1 dB.