FPGA的多路可控脉冲延迟系统（2） 系统仿真, 计数器, 分辨率, 高电平

yuyang911220

4 系统仿真
　　下面给出了核心部分的RTL图及QuartusII时序仿真波形。PLL模块的RTL图如图4所示。


　　计数模块2的RTL图如图5所示。该模块的输入clk应连接到频率为100 MHz的时钟信号，作为计数脉冲。en是使能信号，应连接到经过计数模块1分频后得到的1 kHz的时钟信号上。假设en信号到来，该信号为高电平时，计数器temp开始计数，到达设定的计数时间后输出高电平，否则为低电平。经过计数模块2后系统完成粗延迟，此时延迟分辨率为10 ns级。
　　PLL模块实现倍频的功能。其中，输入clk0应连接频率为50 MHz的时钟信号。输出信号cO为100 MHz，分别送给计数模块1和2实现分频和计数脉冲的作用。其仿真波形如图6所示。

　　计数模块1和2的延迟时间均可由单片机动态写入，本方针波形写入的延迟时间为300 ns。延迟后的波形如图7所示。

　　结 语
　　本设计不同于现有的延迟电路，它将数字方法和模拟方法相结合，对多路连续脉冲信号进行大范围高分辨率的动态延迟，将分辨率提高到了O．15 ns级。而且，本系统用Flash FPGA替代现有系统的SRAM FPGA，从而大大提高了系统集成度，降低了成本。