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- UID
- 1029342
- 性别
- 男
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6. 稳压器：
作为完整系统功能的一部分，这款SoC配备了用于稳压器的控制电路。该稳压器可以将 3.3V的I/O供电电压转换成1.8V的内核电压。外部旁路晶体管用于控制供给所有内核逻辑所需的电流。SoC包含单个驱动外部旁路晶体管所需的稳压控 制电路。稳压器也是一个全定制的宏，其测试模式也受JTAG控制器的控制。
7. DFT和DFM目标
上面简要介绍了这款SoC的设计细节，下面将讨论包括成本模型在内的测试目标，以及通过可测性设计和可制造性设计达到这一目标的主要途径。
SoC 器件在测试成本方面将面临艰巨的挑战，因为器件相对较小，人们希望不需要花很长的ATE(自动测试设备)时间就能完成所有的测试步骤。但嵌入式DRAM测 试具有很大的挑战性，因为与DRAM测试相关的典型测试时间就很长。然而，象晶振和PLL这样的模拟单元也应该在理想的时间内完成测试。除了成本外，还必 须包含适当的分析工具，但这些分析工具不受时间约束。
DFT和DFM的测试实现
本文讨论的器件有许多测试性能，将在不同的测试配置中被激活。下面将详细讨论主要的一些配置。
通 过JTAG[IEEE1149.1]访问的控制器是DFT和DFM的核心，可用来设置和控制所有的测试模式。在用户应用中，控制器通过OCDS(片上调试 系统)提供连接到微控制器内核的串行调试接口。在测试中，许多功能模式也可以通过这个接口进行控制。为了推进测试程序开发，可以使用特殊器件 IEEE1149.1指令激活多种生产模式。其它的控制产生自器件的串行JTAG测试寄存器。
1. 扫描ATPG测试
| 图3：MBIST配置。
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扫 描配置如图1所示。需要注意的是，扫描链的输入边沿正好是相对的，因此在测试仪上可以对多个器件进行并行扫描测试。本文用到的器件比较特殊，因为它整合了 层敏感扫描和复合扫描。DRAM的BIST控制器是一家技术合伙公司的某个硬宏中的一部分，具有LSSD扫描功能。设计的剩余部分尽可能地采用了标准的复 合扫描触发器。在LSSD扫描电路与内核(复合扫描)逻辑之间没有插入任何隔离逻辑。LSSD和复合扫描的整合存在一定的问题，因为由于时序问题可能会导 致某些触发器捕捉值的不确定性，从而失去故障覆盖。LSSD和复合扫描之间的不同时序概念使得很难做到时序匹配，不过借鉴其它设计的经验可以解决这些问 题。
考虑到扫描期间某些不想要的模式可能会被激活，可能导致设计的某些部分不会被扫描到，而逻辑部分只占整个硅片面积的很小 部分，因此逻辑故障覆盖率的降低是可以容忍的，它不会降低器件的总体故障覆盖率。逻辑部分的单次扫描故障覆盖率大约是95%，而总的单次扫描故障覆盖率将 超过98%。
2. SRAM测试
SoC中包含有不同尺寸和类型的多个SRAM模块和DRAM。 先来看看SRAM，它们被组合成与微处理器(数据、代码存储器)紧密相连的CPU SRAM以及主要由硬盘控制器逻辑使用的HDC SRAM。有些组是微控制器可以访问的，有些组则不能被微控制器访问。下文将讨论专门用于存储器测试的测试配置，包括通过BIST完成的CPU SRAM测试和HDC SRAM测试以及DRAM测试。
a) 基于CPU的SRAM测试策略
较 大的SRAM宏被实现为密集SRAM，其版图经手工优化后将技术用至极限以节省空间和功耗。为了达到更高的良品率，在密集SRAM中还需增加一些冗余单 元。为了减少测试成本，测试插入应尽可能少。大多数测试流程是由运行于存储器测试系统中的eDRAM存储器测试驱动的，因此要求也能在存储器测试仪上进行 SRAM测试。由于这样的原因，用于微控制器可存取存储器模块的SRAM测试算法需要被存储在ROM中，因此也被称为MSIST(存储器软件实现的自测 试)。很容易在存储器测试仪上对该程序加以控制，也可以经过简单的掩模重设计对它进行修改。测试配置如图2所示。微控制器内核无法测试HDC内部的小模 块，这些模块必须通过如图3所示的MBIST(存储器内置自检)结构进行测试。因此在一个专用的存储器测试仪上用单个测试插入就可以执行所有的存储器测 试，第二步完成冗余单元的融接。
b) 用于双端口SRAM的软件BIST
通过下载软件和使用处 理器实现BIST算法完成对设计中双端口SRAM的测试。并不是SoC器件中的所有SRAM都可以直接被处理器读写，因此可能还需要额外的逻辑，如 FIFO。虽然一般情况下BIST算法不是太复杂，但仍需要为这种方法在准备软件测试式样方面作出一些努力。然而还需十分小心以确保创建片上MBIST逻 辑时考虑了RAM的硬件版图(图3)。软件方法的优点在于，至少对于大多数SRAM来说，MBIST执行访问的方式和速度与功能访问完全相同。
c) DFM
所有SRAM测试都能创建位故障图(BFM)，一般通过CPU的数据总线输出BFM。这些BFM就是基本的DFM，可以为工艺工程师学习和改善良品率提供必要的信息。
DRAM测试
| 图4：DRAM测试配置。
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在 过去几年中，嵌入式DRAM测试一直是重点开发对象，在这个SoC器件中已经实现了相关文献中提及的一些想法。DRAM BIST能够进行内置冗余计算(也被称为BISR(内置自修))，但该功能一般不用。BIST逻辑本身是利用ATPG模式和LSSD扫描寄存器进行测试 的。DRAM配置用于高度并行的测试。DRAM测试时间一般要比逻辑测试时间长得多，因此我们需要重点关注高度并行的测试以减少每个器件的有效测试时间。
嵌 入式DRAM预融接测试是在专门的存储器测试仪上使用直通模式下的BIST完成的(图4)。采用这种方法的原因是可以通过减少冗余修补计算时间和高度并行 测试缩短测试时间。专用存储器测试仪具有一些典型的优势：为存储器测试算法提供硬件支持，为整个数兆存储器提供存储和分析故障位信息的容量，可以为高度并 行测试提供大量充足的电源。
为了方便与存储器ATE一起使用，对本文提及的SoC器件做了适当的修改。为了配置成存储器，该 器件需要最小的测试模式输入(预备序列)。一旦配置好后，就能提供典型的包括可访问冗余数据输入和输出的存储器接口。通过限制地址和数据输入的数量以及在 裸模的二个相向边沿物理定位所有必须的衬垫实现高度并行的测试(图4)。
利用BIST完成DRAM测试
如 前所述，DRAM模块内含一个BIST控制器，可以利用一条IEEE1149.1指令对芯片作出适当配置后激活该控制器(图4)。当融接完成后，可以不用 专门考虑存储器修复即可在标准逻辑ATE上进行DRAM测试。所需的连接数量也有大幅下降，因为BIST可以产生地址和片上控制信号，并产生单次通过/失 败结果。
DFM原理可以用来指导DRAM结构的开发。重点不是限制衬垫的数量和位置，而是使嵌入式存储器具有最大的可控制性 和可观察性，并可以通过JTAG控制器选择最小测试模式入口序列。然而，实际使用的是更宽的控制和数据总线访问，包括裸片各边沿上的衬垫。这种模式适用于 故障分析，在生产测试过程中并不使用，因为SRAM测试同样会创建位故障图，并将它传送给ATE用于进一步分析。
上述SoC 器件中包含有二个环形振荡器，主要用于生产期间的速度测试。这二个环形振荡器的固有周期约为2ns，并各自连接32分频逻辑电路。因此典型的外部周期是 64ns，由此产生的速度就可以用标准的ATE进行测量。为了方便比较走线和门延时效应，通常使用一个具有密集版图的环形振荡器和一个具有人工分布版图的 环形振荡器。环形振荡器的测试结果表明了硅片速度，从而允许用户跟踪工艺变化，并排除速度太慢或太快的器件。
本文小结
本 文主要讨论了一个具有可测性设计和可制造性设计的新型单片系统，同时提出了这样一个集成了嵌入式DRAM和模拟模块以及较常见的数字逻辑和静态RAM的系 统在生产测试中所面临的挑战。为了满足测试要求，需要采取各种不同的策略，同时利用单个标准的IEEE1149.1接口将被测器件配置成各种相应的模式。
将来设计师必须了解更多的测试信息。随着技术和密度的提高，制造商可以在单个芯片中集成更多的单元，设计师只具备扫描和BIST技术的基本知识是远远不够的。为了针对任何特殊器件选出最适合的测试策略，设计师必须通晓各种可能的器件生产测试方法。 |
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