基于DSP/FPGA的超高速跳频系统基带设计与实现（2） 二进制, 通信

yuyang911220

　3.2 调制解调FPGA逻辑设计
　　本系统采用了2FSK调制方式。2FSK调制实际上就是根据二进制码流的极性输出频率f0（频点0）或频率f1（频点1），跳频通信系统根据跳频图案决定载波频率，但归根结底就是改变DDS的输出信号频率。
　　本设计采用了相干解调方式，图5给出FPGA的正交NCO相干解调逻辑图。
　　图5中ACC为32bit相位累加器，Sub32提供π/2的相位平移得到Q支路的波表地址，Lanch32的作用是使相位累加器的输出结果延时一个时钟周期，保持I、Q支路严格同步，因为Sub32的运算会使Q支路延时一个时钟周期。双口ROM存储余弦表，同时产生I支路和Q支路的波形。
　　正交NCO、数字混频器、低通滤波和采样调整模块共同构成了解调单元DeModulationLogic。DeModulationLogic在FPGA系统中的位置如图6所示。

　　

　　

　　3.3 跳频序列的DSP控制设计
　　跳频序列是决定跳频通信系统跳频图案的伪随机序列。对跳频序列的要求是循环周期长、最小码距大、随机性强等。本设计采用了理论研究最完备、易于产生的m序列作为跳频序列，在DSP中通过软件实现对偶频带法对最小跳频间隔的控制，DSP判断相邻两次生成的m序列的码距是否符合要求。若不符合最小码距的要求，则跳到此次生成码的对偶频道上去。如图7所示。
　　3.4 同步设计
　　同步是跳频通信系统的核心技术。跳频通信系统的同步包括载波同步、位同步和帧同步（跳频图案同步）。
　　由于本设计采用2FSK调制解调方式，所以仅需要接收端提供一个与所接收到的载波信号同频的本地载波信号即可，因而可以不进行载波跟踪，直接通过设置频率合成器的频率控制字实现收发同频即可实现载波同步。
　　位同步是以解调电路为基础的。由于码速率较高，位同步运算大都在FPGA中通过硬件完成。

　　

　　图8（a）是没有同步时的示波器波形图，图8（b）是同步后的示波器波形图。通道一（上方）是发送端的发送脉冲，通道二（下方）是接收端的位同步脉冲。位同步以后，接收端的位同步脉冲和发射端的发射脉冲完全对齐，波动范围不超过1μs， 最大偏移不超过码元宽度的4％。图中，时间：5μs/格；电压2V/格（上）；电压2V/格（下）。
　　跳频图案同步是跳频通信系统中特有的同步概念，它是指接收方的跳频图案与发射方跳频图案保持一致的过程或状态。在跳频通信系统中，帧同步和跳频图案同步概念相似，有时候不加区分， 本设计选用13位巴克码{1，1，1，1，1，-1，-1，1，1，-1，1，-1，1}作为帧同步信号。图9是FPGA中信号跳频图案同步示意图。

　　

　　最上方信号是发射端跳频序列的波形；中间信号是接收端跳频序列的波形；最下方是帧同步信号。当识别到巴克码时，帧同步信号出现一负脉冲，完成接收端调频序列发生器反馈系数和初始相位的加载。从图9中可知：（1）接收端跳频序列与发射端跳频序列变化规律一致，跳频图案同步成功；（2）最小码距满足要求，通过对偶频带法得到宽间隔跳频序列成功。
　　本文对跳频通信技术及基带各关键模块进行了深入探讨和分析，给出了高速跳频通信系统的系统设计，并通过软件无线电技术对其进行实现。
　　系统以TI公司DSP为中心控制单元，Altera公司的FPGA为硬件逻辑平台，AD公司的DDS为频率合成器，采用2FSK调制解调方式，超前滞后支路的位同步方式，TOD跳频图案同步方式，以m序列作为跳频序列，辅助对偶跳频间隔控制手段，实现了高速、宽间隔跳频通信系统。系统达到40kbps的跳频速度，1 024个跳频频道，108M～189.84MHz的跳频带宽，400kHz的最小跳频间隔，小于0.5s的入网时间以及小于30s的同步最大时差。
　　本高速跳频通信系统与同类系统相比最大的优势体现在它40kbps的超高速跳频速率和近百兆的跳频带宽上。通过与国内外类似系统进行比较，40kbps的跳频速率处于技术领先位置。各关键模块性能优良，接口一致且工作稳定，可以灵活组合成多种数字通信系统的基带部分。相信本文对今后数字通信系统基带部分的研究和实现具有很强的借鉴意义。