[verilog] 求大神指点一个wire型变量小疑惑 表达式

yuchengze

之前看书上说，wire不能直接赋值，是什么意思呢？
比如：

• ’define C 321
• ......
• wire[3:0] a='C;

复制代码

这种表达式有误吗