这里N是指输入数据的数目。
对于传统的FPGA,如果实现A+B+C三个数的加法器,最高频率的方法是先实现2个数的加法,如A+B,将和用寄存器打一拍,然后将寄存器的和与第三个被加数(C)相加。这种方法实现1比特加法器时,A+B相加将使用1个加法器和1个寄存器,即一个LE,需1级逻辑完成。这种思路通常被称为2输入加法树结构,将加法树逐级拓展,可以实现更长的加法树结构。如果实现A+B+C+D+E五个数(16位)的加法树,使用这种2输入加法树方法共需3级寄存器缓存。其Verilog程序主要算法如下给出,选用器件StratixⅡEP2S15FC484-5,图3(a)给出了经过Synplify Pro 7.7综合后的RTL视图。综合结果为:默认约束条件下,共需64个ALM,实现估算的时钟频率为400.00 MHz。