基于FPGA的高速数据采集系统接口设计（2） 数据采集, 解决方案, 接口, 如何

yuyang911220

4 接口解决方案
随着高速数据传输业务需求的增加，如何高质量地解决高速IC芯片的相互连接变得越来越重要，低功耗及高的信噪比是有待解决的主要问题。本文所介绍的高速采集系统中芯片间有两种接口：PECL和LVDS，如何进行两接口相互连接就成为一个影响系统性能的关键因素，LVDS的输入与输出都是内匹配的，所以LVDS间的连接可采用图4所示的直接连接，在FPGA内，需对差分输入时钟缓冲器（IBUFDS），差分输入的全局时钟缓冲区（IBUFGDS）和差分输出时钟缓冲器（OBUFDS）例化，在本项目的应用中，发送及接收FIFO的设计用了双口块内存（Block RAM），时钟倍频器用了延迟锁定环
（DLL），帧解码器由30位并行数据产生器、同步字检测阵列和接收状态机组成。



FPGA的部分代码如下：

PECL间的连接一般常用直流耦合。在直流耦合情况下，PECL输出设计驱动50Ω负载至（VCC－2V），电路如图5所示。



FPGA的部分代码如下：

经实际测试，输入输出指标均符号系统要求，在硬件电路设计中，由于LVDS信号的偏置电压为1.25V，电压摆幅只有350mV，传输速率≥100Mb/s；因此，电路板制作至关重要，要求至少使用四层板。为使干扰信号以共模方式加到差分线对上（不影响数据正确性），要求差分线对间的距离尽可能小。电源方面，FPGA芯片上电时要求有大于500mA的驱动电流，同时，由于多个输出引脚的电位速度变化，要求每对电源和地引脚都要良好旁路。
5 结论
本文给出了基于FPGA高速数据采集系统中的输入输出接口的实现，介绍了高速传输系统中RocketIO设计以及LVDS接口、LVPECL接口电路结构及连接方式，并在我们设计的高速数传系统中得到应用。RocketIO传输速度可以达到2.5Gbaud，LVDS总线上的传输速率可以达到120Mb/s，系统性能稳定。