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(18) 当今的高速数字电路中，PCB走线对信号的延迟已占了信号周期的相当部分，典型值是1/3。
上图给出一个同步PCB上信号图，有三个部分周期图、原理图和电气表现图，一个周期包括从驱动器输出的时间，PCB上传输时间、接收端建立时间，还有一个由于CLK到达驱动器和接收器时间不同而产生的时钟偏差(CLK slew)
电气图显示传输信号与时钟的时间差，图上标出了几个特征点，并以此得到out、 prop、 setup等时间参数，“out”的定义是对特定负载(这里是OPF)，驱动器输出达到某一电压时与时钟边沿的时间差。
参数t_prop指驱动器发出信号到接收端得到稳定的信号。许多仿真器都能给出正确的结果。
建立时间和时钟偏差占了周期的剩余部分。
信号完整性工程师在这一阶段的任务是：定量分析信号周期被PCB占用部分。
(19) 设计和优化(Designing and optimizing)
这个作用体现于硬件设计流程的设计阶段。信号完整性工程师与项目组密切合作，提供有效建议，保证设计的高速部分在物理实现中能正常工作。
PCB布线前就应该研究关键网络，针对这些网络，根据系统环境，研究PCB的走线方式。如果一时不能确定，那就要与项目组其他人讨论，以尽量找到办法。设计阶段缺乏讨论交流往往导致系统性能下降甚至失败。
另一方面我们可以选择I/O buffers来满足物理的拓扑结构。设计者在选取驱动器时往往不能考虑到PCB的实际情况。如为了满足IC的要求会选取一个足够强的缓冲，实际中却因引入了太多噪声而破坏了系统时序。
优化IC的管脚可以缩短网络长度，对信号完整和减少PCB层次都有帮助，优化还包括考虑电源地的数量和分布。
必须注意，一项设计不仅是PCB上如何走线，它是一个逻辑的、机械的和电气的元素的有机整体，项目组的每个人都要有“系统的概念”。
(20)
上图演示了得到PCB拓朴结构的详细过程，一个成功的信号完整性工程师应该知道怎样在大的系统设计中遵循这个过程前进。
工作的关键是利用已用的数据修正系统设计规则。(上图中间框内所示)一般来说，从系统的方面来调整设计是最容易的。
上图中关键的一步是“Route Topology”，走线的结构合理能有效减少信号不完整方面的问题，保证又快又好地布线。工程师应在这方面尽较大努力。
产品设计必须考虑I/O buffer、IC时序、系统时序、IC管脚、最终原理设计和实际板材(floorplan)各方面因素对一个有机体的影响，如果到产品实现(implementation)阶段才决定走线方式，那就失去了优化大系统环境的机会，而得不到功能优良的产品。
(21) 现在看个例子：如何针对一个固定的走线结构，优化缓冲器(buffer)
因为结构限制，网络上IC的方向导致了一组总线布成Y形，引起特征阻抗不连续。如果加终端匹配或改变网络结构可能代价很高。现在看一下优化缓冲器的效果。
(22) 含有这组地址总线的ASIC本身有九种不同的缓冲器可选
首先我们先算出每条线上的信号延迟时间
九种缓冲器要求设置(settle)延迟从6ns到2ns。而缓冲器的饱和电流是从30mA到250mA，在一般ASIC终端中这意味着2mA到24mA的驱动能力。
(23) 现在选择缓冲器
如果系统时序允许8ns信号延迟，1号buffer是首先目标。可是实际上8ns在高速电路中是很少见的。
首先，观察图的左半部分。在这边，驱动能力的提高大大减小了缓冲器设置(settle)时间。缓冲器上网络的性能与缓冲器驱动能力很有关系，我们称这一区域为“buffer bound”。
相反，右半区称为“interconnect bounce”。缓冲器增强驱动能力并不能明显减小设置时间，但驱动能力强却能在传输线上得到较好效果。
现在，可见有五六种缓冲器可选。较弱的缓冲器对时间要求高，而强缓冲器又需要较多的给空间，并引入更多噪声。所均衡考虑取中间的缓冲器。
这个例子简单演示了信号完整性工程师在设计阶段可为其他设计者提供什么有价值的帮助。
(24) 测量和建模Measuring and Modeling
信号完整性分析中最困难的一步便是模型。一位经理认为具备有效精确的IBIS模型是成功进行信号完整性分析的第一要素。
在设计仿真之前，就必须有一个充分的模型库。这个任务是很难完成但必须完成。
有几种办法可得到模型。以网上下载或者仿真软件中也带了一些。越来越多的器件商开始提供这类模型，还有部分第三方模型供应商逐渐产生了。
可是如果你的设计中选了新器件，它的模型就不容易得到了，你有时就必须自己建模。
当今的信号完整性工程师必须能熟练地建模。有时SPICE模型能转换成IBIS模型。有时就必须自己动手实测，条件好的话，最好用高精度的曲线跟踪仪器和示波器。条件不允许时较简单的仪器和测量方式也能奏效。
不管什么情况，都要尽力解决问题。争取用先进的工程方法、经验去得到最精确的数据，不要让项目停下来，说：我没有模型。
(25) 数字IC的驱动器一般是从电源电压(逻辑“1”)翻转到地电压(逻辑“0”)。输出晶体管有着非线性的内阻，在CMOS工艺中，输出管中含有寄生二极管对信号翻转有影响。最常见的是IC驱动器还要经过某种封装才能与PCB相连接。
(26) 当今的测试设备能精确测出这些器件的驱动特性。示波器便示测出器件驱动器的上下拉特性和嵌完特性，TDR（时域反射）系统能测出器件封装的寄生参数，这些数据足以建立IBIS模型。
(27) 分类和总结partition and Approximating
在硬件设计流程的研究(explore)阶段，信号完整性工程师需要有“分类和总结”能力。有时候虽然没有信号完整性工程师工作也能正常进行，但你必须考虑即将进行的设计中要的传输线结构和工作频率。
明确系统对带宽的要求。许多工程师迷恋于超出需求的宽带能力，这个阶段中，工程师又是要乐观的，在宣称“不可能”之前要仔细考虑，当你不确定时，做一些仿真工作，根据假设产生一些原始数据。
及时地将成果用于项目设计，不要太拘泥于细节拖延了时间。如果项目组其他人不理解你的话，你应给与充分说明，工程师应该热爱他的团队。
(28) Pioneering and Defining探索和定义
探索的大门永远是敞开的。永远有问题等待解决，提出新思想，仿真，实现，比较，最好的思想总是惊人的简单，从自然现象中提出来，揭示新的事物。
但就如已提到的那样，你必须与实际工作者充分合作。许多好思想深入不下去，就是因为提出者没能与他人很好的合作。
高速数字电路设计领域仍旧缺少很多建设性的工作。如果你有了好的想法，继续研究下去，你可能发现你的答案正准备应用于整个工业界。
(29) PCI总线设计例子：
信号完整性工程师在定义PCI总线的工作中起了很好的作用。1991年底，设计一种高用的由IC直接驱动的总线的要求提出来了，新总线要能连接更多驱动器，速率比已有的高4倍。
通过许多前沿研究，我们能建立一种明确定义的仿真环境用于制造之前的仿真。系统仿真环境得到认可，PCI总线也因此得到优化。对驱动器的描述成为一种模型规范。反射波(Reflected_wave)翻转(switching)成为一种解决自然现象的方法，实现了接插件(interconnect)直接由低功耗ASIC
驱动的要求。
如图所示,如何利用系统条件(阻抗)和IC的特征曲线(V/I曲线)去定义可靠的操作。这个过程可为任何接口定义一个设计空间。有了关键参数，IC设计的灵活性便确定了。
(实际上，PCI总线用另外的方法限定最大特性(Maximum characteristics)，而不是过冲。
(30) 本文我们讨论了如何在当今高速数字电路中应用信号完整性工程
为保证信号完整，要求工程师认真分析数字设计的动态操作。这方面的工作还进行得很不够。信号完整性工程师的出现承担了这部分工作，他们应成为设计团队中的一部分，在整个硬件设计每一阶段中，信号完整性工程师体现了不同的作用，做出了贡献。如果信号完整性的工作效果良好，
我们可大大提高产品性能，缩短上市时间，取得很好的经济效益。 |
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