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- UID
- 1029342
- 性别
- 男
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Xilinx公司的ISE软件是一套用以开发Xilinx公司的FPGA&CPLD的集成开发软件，它提供给用户一个从设计输入到综合、布线、仿真、下载的全套解决方案，并很方便的同其它EDA工具接口。其中，原理图输入用的是第三方软件ECS，HDL综合可以使用Xilinx公司开发的XST、Synopsys的FPGA
Express和Synplicity公司的Synplify/Synplify Pro，测试台输入是图形化的HDL
Bencher，状态图输入用的是StateCAD，前、后仿真则可以使用Modelsim XE(Xilinx
Edition)或Modelsim SE。除了上述软件以外，你也可以使用其它公司的相关EDA软件产品。
一、 设置工作环境
这一步并不是总是需要。通常用在第一次使用ISE或需要对某些项目进行修改时。一般有以下几项需要设置：
（1） 常用的。这主要是设置项目管理器中文件的显示方式、字体、窗口的显示方式等。一般用默认值就行。
（2） 编辑器。这里可设置跳格键（Tab）的字符个数、编辑器的字体等。
（3） 流程设置。
（4） 工具设置。主要设置仿真器ModelSim、HDL 测试台生成工具HDL Bencher、状态图输入工具State
CAD的工作目录。其实要设置的就是ModelSim的工作目录，因为后两项通常在安装完后ISE已经帮你设好了！
二、 新建工程
这一步和其它的软件开发一样，ISE要求在对文件进行综合或布线之前必须要有一个存在的工程。在新建工程时，你需要设置以下几点：
（1） 工程名
（2） 工程所在目录。ISE所产生的输出文件将全部放在该目录下。但对源文件的目录没有要求。
（3） 器件家族。即你所采用的FPGA是Xilinx的哪一大类。
（4） 器件型号。
（5） 综合软件。由于ISE3.3预置了4种可选的综合器接口（XST为Xilinx自己开发，FPGA
Express是Synopsys公司的OEM版，在安装ISE时就已经装好了。而Synplify和Synplify
Pro则需要另外购买并安装），所以你必须选择一种作为该工程的综合器。4
种综合器全部支持Verilog和VHDL。但有一点你必须注意：如果你的设计中有用到原理图，则只能选择XST或FPGA
Express作综合器，因为Synplify/Pro不支持原理图方式。
三、添加设计源文件
如果你已有源文件，直接加入即可，否则你可采用原理图方式或写HDL代码方式新建文件再加入。
四、写测试台文件
这一步最好利用HDL
Bencher工具自动产生。测试台的主要功能是给被测实体加上输入激励，再比较其输出是否与期望值一致，并给出一些提示信息。
五、前仿真
利用ModelSim来检察你的电路仿真结果是否正确。如果编译有错，则先将错误更改。如此反复直到仿真正确为止。
六、综合
通过这一步将你的设计转换成具体的电路图。如果你的设计有错，有可能综合通不过。如果你对设计中的某些项目（如速度）有要求的话请先设置好。
七、布线
通过Xilinx的布线软件将综合后生成的电路图分配至对应的FPGA中。如果你的电路太大而所选器件型号资源太少，或者将某些专用I/O作为输入/输出脚则报错。
八、后仿真
将Xilinx布线所产生的延迟加到电路中进行仿真。
九、配置管脚
你需要将设计中用到的输入/输出端口再分配给FPGA的用户I/O。
十、下载
把Xilinx布线后产生的结果转换成配置文件后置入FPGA中。下载成功后你就可以测试实际电路了！如果需要脱机配置，则你必须将配置文件写入ROM中。
其实上面的十个步骤并不是一定要按部就班，这取决于你的熟练程度和设计水平。例如测试台的编写、前仿真、后仿真并不是必须的。但为了保证设计的正确性和节约查错所耗的时间，推荐你一步一步操作，这样能够及时发现错误及时更正。
由于ISE提供的集成开发环境非常好用，故推荐你从ISE中来启动其它程序。当然你也可以在各自的软件环境中完成上述步骤，例如在Synplify中建工程、输入文件和综合，在Modelsim中新建工程并做仿真，用Xilinx的Design
Manager（这个程序你在ISE中是找不到的，因为ISE是通过命令行方式调用该程序使其在后台运行，但可以在安装目录下找到它），再运行JTAG编程器下载。 |
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