高手，帮我分析一下此图的原因，谢谢。。

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huoxingshu1218发表于 2007-7-22 21:12 | 只看该作者

这个图是quartus在线逻辑分析仪仿真出来的，其中，wr，rd，mcu_cs均是51单片机上的，在我的记忆中读，写信号是不能同时为低的。但是现在···

其中我们已经在fpga与单片机的片选，读，写之间加了一个电阻，并且，再单独仿真接口时，是没有出现此状况的。

希望高手帮忙分析一下。。

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仙猫发表于 2007-7-23 08:11 | 只看该作者

QUOTE:

以下是引用huoxingshu1218在2007-7-22 21:12:00的发言：

这个图是quartus在线逻辑分析仪仿真出来的，其中，wr，rd，mcu_cs均是51单片机上的，在我的记忆中读，写信号是不能同时为低的。但是现在···

信号的生成条件都不给出，怎么分析？

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huoxingshu1218发表于 2007-7-23 09:28 | 只看该作者

此信号是在连续读的情况下，一个读有效的时序，但是wr变低是不定期地出现，想知道其原因。。

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仙猫发表于 2007-7-23 11:44 | 只看该作者

4a...CPU的读写不该同时出现，再说读、写、CS的长度也相差得忒悬殊了，不像是CPU自己发的。

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