verilog基本语法常用可综合语法：
模块声明：module ... endmodule
端口定义：input，output，inout。
信号类型：wire，reg，tri等，integer常用于for语句中（reg，wire是最常用的，一般tri和integer用在测试脚本中）
参数定义：parameter。
运算符操作：各种逻辑操作符、移位操作符、算数操作符大多是可综合的（注：===与！==是不可综合的）。
比较判断：if ... else，case (casex, casez) ... default ... endcase。
连续赋值：assign，问号表达式（？：）。
always块：敏感列表可以为电平、沿信号posedge/negedge；通常和@连用。
begin ... end：通俗的说就是C语言里的{}。
任务定义：task ... endtask。
循环语句：for 跟C用法类似，但变量不能做++， 只能i=i+1这样。基本在可综合模块中不使用。
赋值符号：=和<=（阻塞赋值和非阻塞赋值） |
