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Verilog 运算符

Verilog 运算符

一、逻辑运算符:
  • &&:逻辑与;
  • ||:逻辑或;
  • !:逻辑非。
二、关系运算符:
  • ==:逻辑相等;
  • !=:逻辑不等;
  • ===:全等;
  • !==:不全等。
"==="和"!=="可以比较含有x和z的操作数,在模块的功能仿真中有着广泛的应用。
三、位运算符:
  • ~:非;()
  • &:与;(运算规则:0&0=0; 0&1=0;
    1&0=0;
    1&1=1;即:两位同时为“1”,结果才为“1”,否则为0
  • |:或;(运算规则:0|0=0;
    0|1=1; 1|0=1; 1|1=1;即 :参加运算的两个对象只要有一个为1,其值为1。
  • ^:异或;(运算规则:0^0=0;0^1=1;1^0=1;1^1=0;即:参加运算的两个对象,如果两个相应位为“异”(值不同),则该位结果为1,否则为0。
  • ^~:同或。
四、拼接运算符:
  {s1, s2, …, sn}
五、一元约简运算符:
  约简运算符对单个操作数进行运算,最后返回一位数。其运算过程为:首先将操作数的第一位和第二位进行与、或、非运算;然后再将运算结果和第三位进行与、或、非运算;以此类推直至最后一位。
六、重复操作符:
  形如{{}},即将一个表达式放入双重花括号中,复制因子放入第一层括号中,为复制一个常量或变量提供一个简便记法。例:{3{2'b01}} = 6'b010101。
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