1、新建工程
打开Quartus II软件，单击【File】->【New】，选择NewQuartus II Project新建工程。按照向导进行操作，直到完成。
2、使用Verilog代码进行模块设计
打开Quartus II软件，单击【File】->【New】，选择VerilogFile新建Verilog文件。默认将这个新文件加入工程。
输入Verilog代码，本例为一个与门电路。
module AND_GATE(input A,input B,output C);
assign C = A & B;
endmodule
手工添加外部Verilog文件的方法：
【方法1】
点击【Project】->【Add/Remove Files In Project】，在弹出的Settings对话框中点击Files选项卡，点击FileName编辑框后面的选择器按钮【...】，选择文件后，点击【Add】按钮。
【方法2】
点击【Assignments】->【Settings】，弹出Settings对话框。
3、编译
代码设计完成后，点击【Processing】->【Start Compliation】进行编译。
4、引脚分配
编译完成后，点击【Assignment】->【Pin Planner】，在弹出的界面中对器件的引脚进行设置。
5、配置未使用的引脚
为减少干扰带来不必要的麻烦，未使用的引脚需要进行配置。通常将未使用的引脚配置为接地。
点击【Assignments】->【Device】，在弹出的对话框中点击【Deviceand Pin Options】，在弹出的对话框中点击【UnusedPins】选项卡，设置【Reserveall unused pins】为【As outputdriving ground】。
6、仿真
6.1、新建仿真文件（testbench文件）
打开Quartus II软件，单击【File】->【New】，选择VerilogFile新建Verilog文件作为仿真文件。必须要将该文件从工程中移除。移除方法见添加文件方法。
仿真文件内容：
module test_tb;
reg ain;
reg bin;
wire cout;
initial
begin
ain= 0;
bin= 0;
end
always
begin
#20ain = 1;
#20ain = ~ain;
end
always
begin
#40bin = 1;
#20bin = ~bin;
end
AND_GATE and_test
(
.A(ain),
.B(bin),
.C(cout)
);
endmodule
6.2、设置ModelSim-Altera的工作路径
点击【Tools】->【Options】，在弹出的对话框中，点击【General】选项卡中的【EDA Tool Options】，设置【ModelSim-Altera】选项内容为【D:/altera/13.1/modelsim_ase/win32aloem】。关键在于将原来默认路径中的右斜杠“\”改为左斜杠“/”。
6.3添加仿真文件
选择【Assignments】->【Settings】，在弹出的对话框中选择【EDA Tool Settings】的【Simulation】选项卡，设置【EDA Netlist Writer settings】块中的【Format for output netlist】为“Verilog HDL”。设置NativeLink Setings块，选择“Compile test bench”，点击【Test Benches】按钮，在弹出的对话框中点击【New】，选择仿真文件。
6.4、开始仿真
选择【Tools】->【Run EDA Simulation Tool】->【EDA RTL Simulation】进行RTL仿真；或者选择【Tools】->【Run EDA Simulation Tool】->【EDA Gate Level Simulation】进行门级仿真。 |
