这十几年来，我面试过很多新人，也带过很多新人，他们之中很多人的成就都已经超越了我。但是当我们偶尔回顾这个小小的跨越时钟域的问题时，仍然有很多的困惑和不理解。
我喜欢用这个题目作为我的面试题目，因为它不是一个简单的题目，而是涉及到ASIC设计本质的题目，如果细细研究起来，还非常复杂。写这个东西，希望所有在做ASIC的人，能从一个更高的角度去审视它，并且能因此更深刻的体会做ASIC的严谨。
这十几年来，我面试过很多新人，也带过很多新人，他们之中很多人的成就都已经超越了我。但是当我们偶尔回顾这个小小的跨越时钟域的问题时，仍然有很多的困惑和不理解。
我喜欢用这个题目作为我的面试题目，因为它不是一个简单的题目，而是涉及到ASIC设计本质的题目，如果细细研究起来，还非常复杂。写这个东西，希望所有在做ASIC的人，能从一个更高的角度去审视它，并且能因此更深刻的体会做ASIC的严谨。
这里面其实是3组寄存器，reg-1和reg-2是clk-a的时钟域，其中reg-2的功能就是要把高频时钟clk-a产生的信号根据clk-b的频率来做展宽。
reg-3和reg-4是两个寄存器，用来把clk-a的信号跨时钟域到clk-b中。
reg-5和reg-6其实也是两个寄存器，用来把clk-b时钟域的信号跨越到clk-a，这个信号将作为一个反馈信号，来实现展宽的逻辑，实现这个逻辑的，主要是那一个与门和一个或门。
具体的逻辑就不说了，只说说思想：这是一个逻辑反馈电路，和模拟电路中的电压跟随电路的思考方式不太一致。它的思考逻辑是，如果输出还没有得到逻辑1，那么输入的逻辑1就要保持。但是我们很容易就看出来了，这个电路仅仅可以把一个 高电平脉冲 展宽。那么如何将一个低电平展宽呢?其实简单的调整一下那个与门和或门的电路就可以了： |
