[求助]请教一个同步的问题

我现在做高速采集，数据是500M，经过STRATIX FPGA的lvds_rx模块将数据串并转换到125M，现在的问题是经过转

换后的数据对原数据有很大延迟，我怎么实现触发信号和转换后的数据信号的同步呢

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caopengly发表于 2007-9-10 09:53 | 只看该作者

“

我现在做高速采集，数据是500M，经过STRATIX FPGA的lvds_rx模块将数据串并转换到125M，现在的问题是经过转

换后的数据对原数据有很大延迟，我怎么实现触发信号和转换后的数据信号的同步呢

”

你的信号经过串并转换的逻辑模块会产生门级时延，

让你的触发信号也经过相应多的逻辑门，也产生相应的时延，如d触发器。

这个版主不太冷 =========================== 我的中电网博客：http://blog.chinaecnet.com/u/20/index.htm

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rice973发表于 2007-9-10 10:05 | 只看该作者

那要试吗？看看多少个 D触发器可以产生这么多延迟

有计算方法吗？

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论坛元老

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caopengly发表于 2007-9-11 12:24 | 只看该作者

“那要试吗？看看多少个 D触发器可以产生这么多延迟

有计算方法吗？”

在综合后的report中有time的信息，在rtl级也可以看到逻辑门的个数。

当然也可以通过signal tap打出时差，然后试。

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