首页 | 新闻 | 新品 | 文库 | 方案 | 视频 | 下载 | 商城 | 开发板 | 数据中心 | 座谈新版 | 培训 | 工具 | 博客 | 论坛 | 百科 | GEC | 活动 | 主题月 | 电子展
返回列表 回复 发帖

求多路计数器设计方案

注册会员

Rank: 2

UID
174382 
性别
男 
1#
打印
tT
xxuanfeng发表于 2007-11-17 13:15 | 只看该作者

求多路计数器设计方案

计数器, 设计方案

本人想用CPLD/FPGA做多路计数器的毕业设计。。不知如何下手。希望各位高手指点一下！

说明：十六路各自独立信号源计数。计数位数八位，每路计数器的末位进制可独立设置，一般进制范围为（100-2000），以后进制都为十进制，每路计数器的基础数据可预置。具有数据存储和掉电保护功能。

E-mail：huang_ping01@yahoo.com.cn

[此贴子已经被作者于2007-11-17 13:26:02编辑过]

收藏 分享 评分
回复 引用

订阅 TOP

论坛元老

Rank: 8Rank: 8

UID
136199 
性别
男 
2#
caopengly发表于 2007-11-17 22:08 | 只看该作者

计数器的设计在FPGA的设计中不难啊，

很多的verilog入门教程中都有很多。

至于你所说的数据存储和掉电保护功能，需要自己设计一下啦，

有问题再上来讨论吧。

这个版主不太冷 =========================== 我的中电网博客：http://blog.chinaecnet.com/u/20/index.htm
回复 引用

TOP

论坛元老

Rank: 8Rank: 8

UID
136199 
性别
男 
3#
caopengly发表于 2007-11-17 22:09 | 只看该作者

计数器的设计在FPGA的设计中不难啊，

很多的verilog入门教程中都有很多。

至于你所说的数据存储和掉电保护功能，需要自己设计一下啦，

有问题再上来讨论吧。

这个版主不太冷 =========================== 我的中电网博客：http://blog.chinaecnet.com/u/20/index.htm
回复 引用

TOP

返回列表