时钟上升沿采样不稳定,怎么解决?? 时钟, 采样, 解决

bluecrow

用verilog写的很简单的一段代码，大概是：

reg[1:0] q；//q是调用IP核fifo产生的数据，默认是reg型输出吧
assign data_out={{4{q[0]}},{4{q[1]}}};//data_out是输出

数据是上升沿进、上升沿采的，前仿和后仿都没问题，但是下到FPGA里后，有几个采样点数据是错的，而且基本上是相差4,不知道为什么。估计是采样时采到不稳定的点了，可能是data_out[2]里的延时比其它位的长造成的。总之不知原因，现在什么着急，忘高手帮忙解答一下，谢谢！

caopengly

“数据是上升沿进、上升沿采的，前仿和后仿都没问题，但是下到FPGA里后，有几个采样点数据是错的，而且基本上是相差4,不知道为什么。估计是采样时采到不稳定的点了，可能是data_out[2]里的延时比其它位的长造成的。总之不知原因，现在什么着急，忘高手帮忙解答一下”

你的问题需要实际分析了，看是什么问题。

对于后仿真通过的设计，一般下到fpga中是没有问题的。最好的方法就是：你可以用signal tap打一下信号，看看是不是信号对于clk的建立时间不够。因为实际问题只有你最清楚他们的逻辑关系。

当然还有可能是其他的干扰因素，如clk不好，输入信号不干净等。