[求助]Verilog语法知识 Verilog, 语法, 知识, 求助

aiany1019

//macro define
'define plus 3'd0
'define minus 3'd1
'define band 3'd2
'define bor 3'd3
'define unegate 3'd4

module alu(out,opcode,a,b);
output[7:0] out;
input[2:0] opcode;
input[7:0]a,b;
reg[7:0] out;

always @(opcode or a or b)
begin
case(opcode)
'plusut=a+b;
'minusut=a-b;
'bandut=a&b;
'borut=a|b;
'unegateut=~a;
default: out=8'hx;
endcase
end
endmodule
小弟初接触，麻烦高手指点下那个'define的位置应该在哪？
我这样写语法编译老是出错！
谢谢！

caopengly

状态机一般都用parameter 你把它定义为parameter就可以了。

如：parameter plus=3'd0，