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求教:怎么用VHDL语言来编一个16位的串入并出移位寄存器!急急急!

有空给你编一个哦,说一下要求!
我是天堂的使者,向我倾诉吧
说说要求
shenjun@cast504.com
编出来了能给一份小弟看么?谢谢!
zhangj521@hotmail.com
你不妨用一下这个语句,在移位时钟的作用下,当16个移位时钟之后就可以输出reg了 reg<=in1 & reg(14 downto 0)

求教:怎么用VHDL语言来编一个16位的串入并出移位寄存器!急急急!

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lingyan
楼上说得很对
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