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求教：怎么用VHDL语言来编一个16位的串入并出移位寄存器!急急急！

新手上路

Rank: 1

UID
85771 
性别
男 
1#
xxxydnw发表于 2004-5-31 10:35 | 显示全部帖子
你不妨用一下这个语句,在移位时钟的作用下，当16个移位时钟之后就可以输出reg了 reg<=in1 & reg(14 downto 0)
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