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菜鸟请教大侠关于VHDL

你要实现什么呀?
sll是什么呀?
我是天堂的使者,向我倾诉吧

菜鸟请教大侠关于VHDL

我的程序出了问题,请各位大侠不吝赐教: library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity V4_3 is port(aIn : in bit_vector(7 downto 0); sllout : out bit_vector(7 downto 0)); end V4_3; architecture a of V4_3 is begin sllout <= aIn sll '2'; end a;[em06]
请大侠们多多赐教!!!不胜感激
你要实现什么功能。 另外:sllout <= aIn sll '2' 中的sll是什么意思。
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