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我是刚开始学VHDL,哪位高手帮个忙

LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY pulse IS END pulse; ARCHITECTURE pulse_gen OF pulse IS COMPONENT test PORT (clk : IN STD_LOGIC; cp : OUT STD_LOGIC); END COMPONENT; CONSTANT clk_cycle : TIME :=250 ns; SIGNAL test_clk , test_cp : STD_LOGIC; BEGIN U0 : test PORT MAP (clk => test_clk, cp => test_cp); PROCESS BEGIN test_clk <= '0'; WAIT FOR clk_cycle/2; test_clk <= '1'; WAIT FOR clk_cycle/2; test_cp <='0'; WAIT FOR clk_cycle; test_cp<='1'; WAIT FOR clk_cycle*7; END PROCESS; END pulse_gen; WAIT FOR编译的错误是 unsupported feature error:condition clause and timeout clause together in a wait statement is not support

我是刚开始学VHDL,哪位高手帮个忙

我怎么在用wait for 语句时出现错误
Unsupported feature error :condition clause and timeout clause together in a wait
statement is  not supported
谢谢!
我用的是MAX+PLUS2软件编写!
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