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- UID
- 95060
- 性别
- 男
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| 在使用EP1C4时碰上了时钟信号不是很稳定的问题,现在向大家请教一下.由于在设计中需要使用的时钟资源比较多,而且在设计前没有仔细到这个问题,所以现在在实际应用时时钟和数据的相位关系不是很稳定.由于在FPGA中需要使用77M和19M时钟(而且不止一个),因此考虑需要使用器件的global clock和pll,但是好像EP1C4有2个PLL和总共8(还是16)个global clock.由于以前没有使用过altera的芯片以及相关的软件,不是很清楚其具体的用法和软件的配置等,因此现在也不知道使用得对不对,而且暂时也没有办法解决问题.因此想向各位请教一下关于global clock和pll的使用问题以及时钟和数据的相位关系不稳定的解决办法.(看编译报告我总共用了6个pin脚驱动的global clock和2个内部时钟驱动的global clock) |
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