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boyfly发表于 2004-11-15 10:37 | 只看该作者

时钟的用法不会有什么问题，你看一下其他部分，有没有什么控制脚什么的！

我是天堂的使者，向我倾诉吧

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kenail发表于 2004-12-4 11:01 | 只看该作者

不是你程序有问题，是你的设计思想有问题，一般的FPGA不可以同时检测时钟上升沿和下降沿，实际上你想设计DDR，但是DDR需要特殊的工艺技术。FPGA只支持对一个时钟的单边沿检测。

如果我说错了，请你直接写信给我，提醒我的错误。kenail2002@163.com

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yigaoyang发表于 2004-12-4 11:01 | 只看该作者

求助verilog时钟问题

用verilog编写了两个模块,两个模块使用同一个时钟,第一个模块在时钟上升沿把数据放到数据总线,第二个模块在时钟下降沿读数据,可是用quartus后仿真的时候第二个模块老是读不出数据.请问是怎么回事啊?先多谢各位了!

[此贴子已经被作者于2004-11-11 20:25:47编辑过]

我是我

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