2 主要单元电路结构 基本的单元电路如锁存器、选择器、时钟的输入缓冲器等都使用了源极耦合场效应管逻辑(SCFL)电路。SCFL电路的传输延时受晶体管特性(如阈值电压等)的影响较小，这有利于减小由晶体管的非线性导致的时钟信号的畸变。同时，SCFL逻辑电路输出信号摆幅大，输入的负载电容小，所以容易提高工作速度，与CMOS逻辑相比，在高速的条件下也有低功耗的优势。 2.1 锁存器和D触发器 输入级的差分对起着采样的作用，反馈级的差分对则起着锁存的作用，两者分别在时钟的上升沿和下降沿工作。减小锁存器输出端的负载电容可以有效地提高锁存器的工作速度。因此，通过调节输入级差分对管和反馈级差分对管的栅宽的比值，可以调节锁存器工作的最佳频率范围。将两个锁存器级联即成D触发器，如图32.2 选择器
复接单元的选择器是整个设计速度提高的一个难点。图4和图5分别是速度为5 Gbit／s和10 Gbit／s的两个选择器。在电路中采用了有源电感对电路频率进行补偿，以提高选择器的工作速度和驱动能力。考虑到电源电压比较低，选择器电路中没有使用电流源。通常在设计中会在数据选择器后加一级源极跟随器，以减小输出管的负载电容，调整直流电平并为后级电路提供驱动。但由于0.18μm CMOS工艺的供电电压只有1.8 V，如果使用源极跟随器，会使得信号电平下降过多而无法与后级电路电平匹配，因此设计中省略了源极跟随器。确定PMOS管和NMOS管恰当的尺寸关系，保证选择器正常工作。栅极直接与时钟信号相连的两个PMOS管和两个NMOS管组成了时钟控制开关。选择合适的工作点使得在时钟信号周期的正、负半周，时钟控制开关正常切换两组数据信号(d1和d2)。这样经过缓冲到达的时钟信号就能准确控制时钟开关，在一个周期的正、负半周分别选出经过MS-FF到达的信号d1和经过MSM-FF到达的信号d2。
在整个复接系统中，最后一级复接单元的速度起决定性作用，所以在图6的选择器中采用了负反馈扩展了系统的带宽。 2.3 数据输出缓冲器 本设计的输出级采用了普通差分放大器和容性耦合电路组合而成的宽带放大电路，如图6所示。复接器的多级输出缓冲得到了大的电流驱动能力，用来通过焊盘驱动片外50 Ω负载。
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