请教，怎么用Verilog判断时钟上升延？ 时钟, Verilog, 判断, 请教

chinapte

谢谢

caopengly

判断时钟的上升沿只有用频率更高的时钟去打，然后再在更高的时钟域里面判断。

如：

clk,clk_fast

always@(posedeg clk_fast)

begin

clkq=<clk;

clkqq<=clkq;

end

assign clkposedge=clkq & (~clkqq);

chinapte

谢谢！

flanix

posedeg clk  为真即为上升沿.

wgxold

always @ (posedge)

ecreate

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