首页 | 新闻 | 新品 | 文库 | 方案 | 视频 | 下载 | 商城 | 开发板 | 数据中心 | 座谈新版 | 培训 | 工具 | 博客 | 论坛 | 百科 | GEC | 活动 | 主题月 | 电子展
返回列表 回复 发帖

求助：FPGA时序优化问题

中级会员

Rank: 3Rank: 3

UID
353654 
性别
男 
1#
打印
tT
wxt349发表于 2008-5-1 22:30 | 只看该作者

求助：FPGA时序优化问题

时序, FPGA, 求助

Quartus II 如何实现FPGA时序的优化问题？

收藏 分享 评分
回复 引用

订阅 TOP

论坛元老

Rank: 8Rank: 8

UID
136199 
性别
男 
2#
caopengly发表于 2008-5-2 10:32 | 只看该作者

事实上时序的优化真正的应该是楼主的代码风格，如果光靠工具来做，基本上是做不好的。

当然也可以有一些优化，就是在time setting里面，就可以设定time的max clk的值等。

这个版主不太冷 =========================== 我的中电网博客：http://blog.chinaecnet.com/u/20/index.htm
回复 引用

TOP

中级会员

Rank: 3Rank: 3

UID
353654 
性别
男 
3#
wxt349发表于 2008-5-3 22:14 | 只看该作者

多谢指教！
回复 引用

TOP

返回列表