首页 | 新闻 | 新品 | 文库 | 方案 | 视频 | 下载 | 商城 | 开发板 | 数据中心 | 座谈新版 | 培训 | 工具 | 博客 | 论坛 | 百科 | GEC | 活动 | 主题月 | 电子展

» FPGA/CPLD可编程逻辑 » 求教：cpld时钟接法？

返回列表回复发帖

求教：cpld时钟接法？

注册会员

Rank: 2

UID: 518753
性别: 女

1^#

字体大小: tT

殷盼盼发表于 2008-5-22 14:36 | 只看该作者

求教：cpld时钟接法？

时钟, cpld, 求教

我是刚学CPLD的，我现在想在cpld外部接个时钟，该怎样接呢？

收藏分享评分

回复引用

论坛元老

Rank: 8 Rank: 8

UID: 79720
性别: 男

2^#

kzw发表于 2008-5-23 11:20 | 只看该作者

就接到此cpld的全局时钟gclk引脚上就可以使用了。

在交流中前进，共同实现nios的应用。

回复引用

注册会员

Rank: 2

UID: 518365
性别: 女

3^#

171795276发表于 2009-1-12 10:10 | 只看该作者

这四个时钟它们有什么区别呢到底要接多少个时钟引脚如果接两个时钟或者四个那我就得用两个或者四个晶振么？谢谢

回复引用

超级版主

Rank: 8 Rank: 8

UID: 189409
性别: 男
来自: 北京

4^#

yumuzi发表于 2009-1-12 15:27 | 只看该作者

?????????

回复引用

超级版主

Rank: 8 Rank: 8

UID: 189409
性别: 男
来自: 北京

5^#

yumuzi发表于 2009-1-12 15:27 | 只看该作者

什么意思

回复引用